EDA/PLD中的基于FPGA的正码速调整的设计与实现资源-CSDN文库

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EDA/PLD中的基于中的基于FPGA的正码速调整的设计与实现的正码速调整的设计与实现

摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用

MAXPLUSⅡ进行编译和仿真。结果表明，设计方法切实可行。　　1 引言　　在时分制数字通信系统中，为了

扩大传输容量和提高传输效率，常常利用复接技术将若干个低速数字信号合并成一个高速数字信号流，以便在

高速宽带信道中传输。数字复接器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高次群数字

信号设备，其中包含码速调整结构。　　码速调整就是把速率不同的各支路信号，调整成与复接设备定时完全

同步的数字信号，以便由复接单元把各个支路信号复接成一个数字流。码速调整可以分为正码速调整、

　　摘要：本文提出了基于FPGA正码速调整的设计方案，采用格雷码对地址编码的异步FIFO设计，并利用MAXPLUSⅡ进行

编译和仿真。结果表明，设计方法切实可行。

　　1 引言

　　在时分制数字通信系统中，为了扩大传输容量和提高传输效率，常常利用复接技术将若干个低速数字信号合并成一个高

速数字信号流，以便在高速宽带信道中传输。数字复接器是把两个或两个以上的支路，按时分复用方式合并成一个单一的高

次群数字信号设备，其中包含码速调整结构。

　　码速调整就是把速率不同的各支路信号，调整成与复接设备定时完全同步的数字信号，以便由复接单元把各个支路信号

复接成一个数字流。码速调整可以分为正码速调整、正／负码速调整和正/零/负码速调整三种。本文通过改进了异步FIFO 设

计，基于FPGA 提出了一种正码速调整的设计方案, 通过正码速调整，使输入码率为1200bps,输出码率为1350bps。

　　2 正码速调整的基本原理

　　2.1 正码速调整的帧结构

　　根据设计方案，采用正码速调整的帧结构有32bit，分为四组，每组8bit。正码速调整的帧结构如图1 所示。

　　图1 正码速调整的帧结构

　　第一组8bit 信息,第二、三、四组中的第一个比特C1、C2、C3 为码速调整标志比特。第四组中第26 bit V 为码速调整插入

比特，其作用是调整基群码速，使其瞬时码率保持一致并和复接器主时钟相适应。具体调整方法是：在第一组结束时刻进行

是否需要调整判决，若需要进行调整，则在V 位置插入调整比特；若不需要调整，则V 位置传输信息比特。为了区分V 位置

是插入调整比特还是传输信息比特，用码速调整标志比特C1、C2、C3 来标志。若V 位置插入调整比特，则在C1、C2、C3

位置插入3 个“1”；若V 位置传输信息比特，则在C1、C2、C3 位置插入3 个“0”。

　　2.2 正码速调整系统的构成

　　在本方案设计中，采用格雷码对地址编码的异步FIFO 设计，使其满足正码速调整需要，同时给出了适合格雷码的帧结

构。正码速调整系统的构成如图2 所示。

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