模拟技术中的运用ADF4002 PLL产生高速模数转换器所需的极低抖动编码时钟
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2020-10-22
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模拟技术中的运用模拟技术中的运用ADF4002 PLL产生高速模数转换器所需的极产生高速模数转换器所需的极
低抖动编码时钟低抖动编码时钟
模数转换器即A/D转换器，或简称ADC,通常是指一个将模拟信号转变为数字信号的电子元件。通常的模数转换
器是将一个输入电压信号转换为一个输出的数字信号。由于数字信号本身不具有实际意义，仅仅表示一个相对
大小。故任何一个模数转换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信
号大小。而输出的数字量则表示输入信号相对于参考信号的大小。A/D转换一般要经过采样、保持、量化及编码
4个过程。在实际电路中，有些过程是合并进行的，如采样和保持，量化和编码在转换过程中是同时实现的。一
般来说，AD比DA贵，尤其是高速的AD,因为在某些特殊场合，如导弹的摄像头部分要求有高速的转换能力。一
般那样
模数转换器即A/D转换器，或简称ADC,通常是指一个将模拟信号转变为数字信号的电子元件。通常的模数转换器是将一
个输入电压信号转换为一个输出的数字信号。由于数字信号本身不具有实际意义，仅仅表示一个相对大小。故任何一个模数转
换器都需要一个参考模拟量作为转换的标准，比较常见的参考标准为最大的可转换信号大小。而输出的数字量则表示输入信号
相对于参考信号的大小。A/D转换一般要经过采样、保持、量化及编码4个过程。在实际电路中，有些过程是合并进行的，如
采样和保持，量化和编码在转换过程中是同时实现的。一般来说，AD比DA贵，尤其是高速的AD,因为在某些特殊场合，如导
弹的摄像头部分要求有高速的转换能力。一般那样AD要上千美元。还有通过AD的并联可以提高AD的转换效率，多个AD同时
处理数据，能满足处理器的数字信号需求了。
电路功能与优势 电路功能与优势
本电路利用ADF4002频率合成器产生极低抖动编码（采样）时钟，以控制模数转换器AD9215的采样。编码时钟上的抖动
会降低总信噪比（SNR），二者的关系如下式所示：
其中f为满量程模拟输入频率，tj为均方根抖动。公式1中的"SNR"是仅由时钟抖动决定的SNR,与ADC的分辨率无关。
电路描述 电路描述
ADF4002由低噪声数字鉴频鉴相器（PFD）、精密电荷泵、可编程参考分频器和可编程N分频器组成。14位参考计数器
（R计数器）允许PFD输入端的REFIN频率为可选值。如果频率合成器与一个外部环路滤波器和电压控制振荡器（VCO）一起
使用，则可以实现完整的锁相环（PLL）。
图1显示ADF4002与VCXO共同为高速模数转换器提供编码时钟。本应用中的转换器为一款10位转换器AD9215-80,它可
接受最高80 MHz的编码时钟。为实现稳定的低抖动时钟，采用77.76 MHz窄带VCXO.本例假设参考时钟为19.44 MHz,为了将
ADF4002的相位噪声贡献降至最低，采用最小的倍增系数4.因此，R分频器编程设置为1,N分频器编程设置为4.ADF4002的电
荷泵输出（引脚2）驱动环路滤波器，环路滤波器的带宽经过优化，以提供最佳的均方根抖动，它是决定ADC信噪比的关键因
素。如果带宽过窄，在相对于载波频率的频偏较小处，VCXO噪声占主导地位。如果带宽过宽，ADF4002噪声将在VCXO噪声
低于ADF4002噪声情况下的频偏处占主导地位。因此，环路滤波器的最佳带宽对应VCXO噪声与ADF4002带内噪声的交点。
图1. ADF4002用作高速ADC的编码（采样）时钟
可以使用ADIsimPLL?设计工具（3.0版）来设计环路滤波器，该工具可从analog.com/pll免费下载。测量所得的均方根抖
动小于1.2 ps,假设输入信号为20 MHz,利用上述公式1可得出SNR理论值（仅由抖动决定）为76.4 dB.该值比ADC的额定SNR
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