MPEG-2编码复用器中的FPGA逻辑设计

要介绍了现场可编程门阵列（FPGA）的特性,并结合MPEG-2编码复用器开发过程中的经验,给出了在MAX+ PLUS II提供的设计环境下FPGA逻辑设计的一些方法和技巧。设计的逻辑电路通过了验证和硬件仿真,并在复用器的使用中运行正常,达到了设计要求。 《MPEG-2编码复用器中的FPGA逻辑设计》 本文主要探讨了在MPEG-2编码复用器中，如何利用现场可编程门阵列（FPGA）的特性进行逻辑设计。FPGA因其可编程性和灵活性，在现代电子系统中扮演着重要角色，特别是在数字信号处理领域，如MPEG-2编码复用器。本文结合作者在MAX+PLUS II设计环境下的实践经验，分享了FPGA逻辑设计的方法和技巧。 MPEG-2编码复用器是一个由数字信号处理器（DSP）和FPGA两大部分组成的系统。DSP作为系统的核心控制单元，负责处理复杂的计算任务，而FPGA则承担辅助逻辑功能，如数据的并串转换、复位控制等。采用FPGA实现的编码复用器具有设计灵活、升级方便、效率高的优势。 在本文中，FPGA选用的是Altera公司的FLEX10K50V芯片，其拥有50,000个逻辑门，274个I/O引脚，4种速度等级，3,184个触发器，2,880个逻辑单元以及20,480bits的RAM。这些特性使得FPGA能够满足复杂逻辑功能的需求。 设计流程通过Altera公司的MAX+PLUS II工具进行，包括图形、文本和波形三种输入方式，以及符号编辑器用于自定义模块符号。设计实现阶段，MAX+PLUS II的编译器会生成编程、仿真和时延分析所需的数据文件。设计仿真则通过仿真器和时延分析器进行，确保逻辑功能的正确性。通过编程器将设计下载到FPGA芯片中，进行实际信号的验证和系统测试。 在MPEG-2编码复用器的FPGA逻辑设计中，FPGA执行的主要任务包括系统上电时对其他器件的复位，响应DSP指令读取TS流数据，进行并串转换，并处理PCR域的补偿计数。具体实现如输入输出FIFO的复位模块和并/串转换模块。前者由计数器和D触发器组成，后者则需要实现9位并串转换，这在MAX+PLUS II的宏函数中可能需要自定义设计。 输入输出FIFO的复位模块，当系统上电或收到DSP的复位指令时，FPGA通过地址译码产生RSFIFO信号，驱动计数器，当计数达到预设值时，产生RESET和FO_ENA信号，完成FIFO的复位操作。 并/串转换模块则负责将来自输入FIFO的TS流数据进行并行到串行的转换，其中包含8位数据和1位包同步位。MAX+PLUS II的宏函数无法直接满足9位并串转换需求，所以需要进行定制化设计。 本文详细阐述了在MPEG-2编码复用器中，如何利用FPGA的特性进行逻辑设计，以及如何在MAX+PLUS II环境中进行设计、仿真和实现。这种设计方法不仅展示了FPGA在复用器中的关键作用，还为类似项目的开发提供了宝贵的实践经验。