基础电子中的统计静态时序分析（SSTA）概述

摘要 　　是否曾想过为什么一个设计能够以高于设计团队承诺的频率工作?为何该设计团队不能将这个更高的频率当作要实现的目标? 　　过去，静态时序分析被用来分析SoC是否能够在规定的目标频率工作。时序验收要么在最差情况(WCS)，要么在最佳情况(BCS)下完成。通常，这些与三西格玛区域对应。当然，为了结束这些情况下的时序，可能进行了大量过度设计。 　　统计静态时序分析(SSTA)尝试采用一种方法来减少这种不必要的过度设计，因此努力让设计变得更加切合实际，并同时帮助提高目标频率。 　　什么是统计静态时序分析? 　　过去几十年里，静态时序分析(STA)一直是用来结束数字电路时序的一种常用方法。