静态时序分析（Static Timing Analysis）基础及应用（下）

静态时序分析（Static Timing Analysis）基础及应用（下）

前言

 在制程进入深次微米世代之后，晶片（IC）设计的高复杂度及系统单晶片（SOC）设计方式兴起。此

一趋势使得如何确保 IC 品质成為今日所有设计从业人员不得不面临之重大课题。静态时序分析（Static

Timing Analysis 简称 STA）经由完整的分析方式判断 IC 是否能够在使用者指定的时序下正常工作，对确

保 IC 品质之课题，提供一个不错的解决方案。在「静态时序分析（Static Timing Analysis）基础及应用

（上）」一文中笔者以简单叙述及图例说明的方式，对 STA 的基础概念做了详尽的说明。接下来，就让

我们藉由实际设计范例来瞭解 STA 在设计流程的应用。

（Synthesis）及布局与绕线（P&R）。并在实作的各步骤后进行静态时序分析，确认时序规格是否满足。

实作及验证所用到的软体及设计资料库如下所示：

← 合成：Synopsys

TM

Design Compiler

← 布局与绕线：Synopsys

TM

Astro

← 设计资料库：Artisan

TM

0.18um Cell Library

在接下来的文章中，各位将会看到静态时序分析在实作过程中的应用。藉由实际产生的数据瞭解在不同实

做步骤上时序分析的差异。

时序限制（Timing Constraint）

要作静态时序分析，首先要有时序限制。此设计范例的时序限制如下所述。（à 后為设定时序限制之

2 周边状况（Boundary Condition）

2.1 输入延迟（Input Delay）：1.2ns à set allin_except_CLK [remove_from_collection [all_inputs]

[get_ports clk] ]

 set_input_delay $I_DELAY -clock MY_CLOCK $allin_except_CLK

2.2 输出延迟（Output Delay）：1.2ns à set_output_delay $O_DELAY -clock MY_CLOCK

[all_outputs]

2.3 输出负载（Output Loading）：0.5pF à set_load $O_LOAD 0.5 [all_outputs]

3 时序例外（Timing Exception）：无

合成软体之时序报告

当 Synopsys Design Compiler 将电路合成完毕后，执行下面指令可以產生时序报告：

 Endpoint: S3/P3_reg_47_

 (rising edge-triggered flip-flop clocked by MY_CLOCK)

 Path Group: MY_CLOCK

 Path Type: max

在这个例子中，Critical Path 的起点 Flip-Flop 是第 2 个 Pipeline Stage 内的 B2 暂存器的第 0 个位元，终

点 Flip-Flop 则是第 3 个 Pipeline Stage 内的 P3 暂存器的第 47 个位元（图二）。

在 Critical Path 报告的下方会有 Wire Load Model 的资讯，此范例使用的是 UMC18_Conservative



图二

继续往下检视档案，你会看到 Critical Path 的详细时序资讯。例如：

S2/n36 (net) 1 0.03 0.00 2.30r