没有合适的资源?快使用搜索试试~ 我知道了~
基础电子中的CPLD/FPGA测频专用模块的VHDL程序设计
0 下载量 131 浏览量
2020-11-16
08:52:59
上传
评论
收藏 95KB PDF 举报
温馨提示
试读
1页
利用VHDL设计的测频模块逻辑结构如图13.4所示,其中有关的接口信号规定女口^阝: (1)TF(P2.7):TF=0时等精度测频; TF=1时测脉宽。 (2)CLR/TRIG(P2.6):当TF=0时系统全清零功能;当TF=1时CLRTRIG的上跳沿将启动CNT2,进行脉宽测试计数。 (3)ENDD(P2.4):脉宽计数结束状态信号,ENDD=1计数结束。 (4)CHOICE(P3.2):白校/测频选择,CHOICE=1测频;CHOICE=0自校。 (5)START(P2.5):当TF=0时,作为预置门闸,门宽可通过键盘由单片机控制,START=1时预置门开;当
资源推荐
资源详情
资源评论
基础电子中的基础电子中的CPLD/FPGA测频专用模块的测频专用模块的VHDL程序设计程序设计
利用VHDL设计的测频模块逻辑结构如图13.4所示,其中有关的接口信号规定女口^阝:
(1)TF(P2.7):TF=0时等精度测频; TF=1时测脉宽。 (2)CLR/TRIG(P2.6):当TF=0时系统全
清零功能;当TF=1时CLRTRIG的上跳沿将启动CNT2,进行脉宽测试计数。 (3)ENDD(P2.4):脉宽
计数结束状态信号,ENDD=1计数结束。 (4)CHOICE(P3.2):白校/测频选择,CHOICE=1测频;
CHOICE=0自校。 (5)START(P2.5):当TF=0时,作为预置门闸,门宽可通过键盘由单片机控
制,START=1时预置门开;当
利用VHDL设计的测频模块逻辑结构如图13.4所示,其中有关的接口信号规定女口^阝:
(1)TF(P2.7):TF=0时等精度测频; TF=1时测脉宽。
(2)CLR/TRIG(P2.6):当TF=0时系统全清零功能;当TF=1时CLRTRIG的上跳沿将启动CNT2,进行脉宽测试计
数。
(3)ENDD(P2.4):脉宽计数结束状态信号,ENDD=1计数结束。
(4)CHOICE(P3.2):白校/测频选择,CHOICE=1测频;CHOICE=0自校。
(5)START(P2.5):当TF=0时,作为预置门闸,门宽可通过键盘由单片机控制,START=1时预置门开;当TF=1
时,START有第二功能,此时,当START=0时测负脉宽,当START=1时测正脉宽。利用此功能可分别获得脉宽和占空比数
据。
(6)EEND(P2.3):等精度测频计数结束状态信号,EEND=0时计数结束。
(7)SEL[2..0](P2.2,P2.1,P2.0):计数值读出选通控制。当SEL[2..0]="000"、"001"、"010"……"111"时,将
CNT1、CNT2的计数值分8次,每次读出8位,并传送到单片机的PO口。
图1 测频模块逻辑图
欢迎转载,信息来自维库电子市场网(www.dzsc.com)
资源评论
weixin_38650516
- 粉丝: 11
- 资源: 971
上传资源 快速赚钱
- 我的内容管理 展开
- 我的资源 快来上传第一个资源
- 我的收益 登录查看自己的收益
- 我的积分 登录查看自己的积分
- 我的C币 登录后查看C币余额
- 我的收藏
- 我的下载
- 下载帮助
安全验证
文档复制为VIP权益,开通VIP直接复制
信息提交成功