EDA/PLD中的基于新型FPGA实现高速数字下变频

摘要：介绍了一种基于新型FPGA的高速数字下变频的实现方法，它充分利用数字下变频的优化算法以及FPGA领域的新技术，去除由于数据速率过高而造成的各种瓶颈，极大地减少了计算量和FPGA片内资源的消耗。 关键词：数字下变频 多相滤波器 FPGA在现阶段的软件无线电平台中，直接对射频（RF）进行采样还很难实现，成本上也很不合算。所以在目前的研究中，大部分都是首先将射频信号转换到中频（IF）上，在中频对模拟信号进行数字化，然后采用数字下变频（Digital Down Conversion,DDC）技术，将采样率较低的信号送给后续的基带信号处理单元。 实现DDC主要有三种途径：（1）采用已有 在电子设计自动化（EDA）和可编程逻辑器件（PLD）领域，基于新型FPGA（Field-Programmable Gate Array）实现高速数字下变频（Digital Down Conversion, DDC）是一种重要的技术，尤其是在软件无线电平台中。DDC是将中频（IF）采样信号转换为基带信号的关键步骤，它能降低信号的采样速率，减轻后续处理单元的负担。在当前，直接在射频（RF）级别进行采样不仅成本高昂，而且技术难度大，因此通常选择将射频信号转换至中频，再进行数字化处理。 实现DDC有三种主要方式：一是使用专用芯片，但这些芯片通常要求较高的数据速率，如AD6620和HSP50016；二是定制专用芯片，但这在成本和技术限制下不切实际，尤其在小规模研发中；三是基于FPGA或DSP构建自定义平台，但FPGA的乘法器速度可能不足以处理高速数据流，而DSP的串行指令执行也可能导致处理能力不足。 针对这些问题，文章提出了一种基于新型FPGA的高速DDC实现方法，通过优化算法和FPGA的新技术，有效减少了计算量和资源消耗。优化主要集中在以下几个方面： 1. **多相抽取滤波器**：传统抽取方法先滤波后抽取，而多相抽取滤波器则先抽取后滤波。通过将L阶滤波器拆分为D个P阶滤波器，避免了高速率带来的瓶颈。例如，一个16阶的抽取滤波器可以拆分为4个4阶分支滤波器，实现间隔为4的抽取。 2. **高速NCO等效处理**：数字下变频中的高速NCO是另一个关键挑战。通过将整个频带分割成N个子信道，每个信道带宽为B=fs/D，可以有效地处理高速NCO，从而实现更高效的数据处理。 在DDC中，多相滤波器与高速NCO相结合，能够有效地处理高速数据流，提高系统性能。多相滤波器通过并行处理降低计算复杂度，而高速NCO的等效处理则解决了频率合成的难题，两者结合可以实现在高采样速率下的实时下变频，降低了系统资源的需求。 此外，FPGA的灵活性使得设计者可以利用其并行处理能力，快速实现复杂的数学运算，如高速乘法和加法，这对于处理高速数据流至关重要。通过精心设计和优化，这种方法可以在满足高性能需求的同时，减少成本和功耗。 基于新型FPGA的高速DDC技术为软件无线电和通信系统提供了新的解决方案，它能够有效地处理高采样率信号，降低成本，提高系统效率，且具备良好的可扩展性和灵活性。这种技术的应用对于推动现代通信技术的发展具有重要意义。