跳频频率合成器是跳频收发系统设计的核心，也是技术实现的一个难点。提出一种应用DDS和PLL实现高速跳频的频率合成设计方案，并对其硬件进行了详细设计，最后对其所能达到的性能指标进行估算。结果表明，该方案能够满足系统设计的要求，其创新点在于把DDS和PLL的优点有机地结合起来实现了高速跳频，摒弃了用直接数字频率合成DDS输出频率不能太高或用锁相环PLL合成频率锁定时间较长的缺点。
跳频技术在现代通信系统，特别是军事通信领域中扮演着至关重要的角色，因其能有效抵抗干扰，增强通信安全性。本文重点讨论的是跳频收发系统中的核心组件——跳频频率合成器的设计。频率合成器的设计是一项挑战性任务，通常涉及多种技术，包括直接数字频率合成（DDS）、锁相式频率合成（PLL）以及直接频率合成（DFS）。
DDS是一种通过数字处理产生精确频率的方法，其优点在于频率分辨率高，但输出频率受限。相反，PLL则能产生大范围的频率，但锁定时间较长。为克服这两种方法的局限性，本文提出了一种结合DDS和PLL的方案，旨在实现高速跳频。
该设计采用DDS激励PLL的方式，DDS作为PLL的参考信号源。这种配置下，输出频率由DDS决定，而频率分辨率和锁定时间则由DDS和PLL共同影响。DDS输出频率的改变会触发PLL重新锁定，由于在快捕带宽内调整DDS频率，因此锁定时间可以显著缩短，满足快速跳频的需求。
硬件设计中，选用了AD公司的AD9850作为DDS核心，它具有并行传输特性，能快速更新频率和相位控制字。鉴相器选择了National Semiconductor的LMX2306，它内置了分频器，可以通过串行输入进行初始化。VCO（压控振荡器）选择了AMPLIFONIX的TOM9307，输出频率范围符合系统要求。鉴相器的环路滤波器设计是关键，采用二阶无源比例积分滤波器，参数通过专门的软件Loopfilt计算得出。
性能估算方面，跳频频率合成器的频率分辨率取决于DDS的系统时钟，例如，如果系统时钟为96 MHz，那么频率分辨率可以达到0.022 35 Hz。而输出频率由DDS和PLL的总分频比Ntotal确定，这使得系统能够灵活地在指定范围内切换频率，并在短时间内完成转换，满足小于100μs的快速跳频需求。
该设计通过巧妙地融合DDS和PLL的优势，成功解决了高速跳频系统的频率合成问题。这种创新设计不仅提高了系统的抗干扰能力，还优化了频率转换速度，对于短波高速跳频技术的发展具有重要意义。在实际应用中，这种跳频频率合成器可广泛应用于军事通信、无线网络和雷达系统等领域，提高通信的安全性和可靠性。
