摘要: 本文提出了一种改进的BM算法,并在此基础上提出了一种大量采用并行结构的截短RS码译码器的实现方式。经实验验证,该算法能显著提高基于FPGA的RS译码器的速度并简化其电路结构。 截短Reed-Solomon码译码器的FPGA实现.pdf 来源:LIDY
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