采用SAR结构的8通道12位ADC设计
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2020-08-07
03:37:50
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采用采用SAR结构的结构的8通道通道12位位ADC设计设计
本文设计实现了一个8通道12位逐次逼近型ADC。转换器内部集成了多路复用器、并/串转换寄存器和复合型
DAC,实现了数字位的串行输出。整体电路采用HSPICE进行仿真,转换速率为133ksps,转换时间为7.5ms。通过
低功耗设计,工作电流降低为2.8mA。芯片基于0.6mm BiCMOS工艺完成版图设计,版图面积为2.5×2.2mm2。
引言
ADC是模拟系统与数字系统接口的关键部件,长期以来一直被广泛应用于通信、军事及消费电子等领域。随着计算机和通信产
业的迅猛发展,ADC在便携式设备上的应用发展迅速,正逐步向高速、高精度和低功耗的方向发展。
目前市场上占统治地位的ADC的类型主要包括：逐次逼近型(SAR)、S-菩汀⒘魉咝汀-菩涂梢允迪趾芨叩姆直媛剩魉咝涂梢
员Ｖず芨叩牟裳俾剩饬街痔逑到峁苟际俏寺隳持痔囟ㄐ枨蟮淖菹蚴谐《杓频摹AR ADC是采样速率低于5MSPS的中高
分辨率应用的常见结构,由于其实质上采用的是二进制搜索算法,内部电路可以运行在几MHz,采样速率主要由逐次逼近算法确
定。
本文基于上华0.6mm BiCMOS工艺设计了一个8通道12位串行输出ADC,转换核心电路采用逐次逼近型结构,并在总结改进传统
结构的基础上,采用了电压定标和电荷定标的复合式DAC结构。这种“5+4+3”的分段式复合结构不但避免了大电容引入的匹配性
问题,而且由于引入了电阻,减小了电路本身的线性误差。比较器的实现采用多级级联的放大器结构,降低了设计复杂度。最后基
于CSMC 0.6mm BiCMOS工艺实现了整体版图设计。
系统结构
SAR ADC电路结构主要包含五个部分：采样保持电路、比较器、DAC、逐次逼近寄存器和逻辑控制单元。转换中的逐次逼近
是按对分原理,由控制逻辑电路完成的。其工作过程如下：启动后,控制逻辑电路首先把逐次逼近寄存器的最高位置1,其它位置
0,将其存储到逐次逼近寄存器,然后经数模转换后得到一个电压值(大小约为满量程输出的一半)。这个电压值在比较器中与输入
信号进行比较,比较器的输出反馈到DAC,并在下一次比较前对其进行修正。即输入信号的抽样值与DAC的初始输出值相减,余差
被比较器量化,量化值再来指导控制逻辑是增加还是减少DAC的输出;然后,再次从输入抽样值中减去这个新的DAC输出值。不断
重复这个过程,直至完成最后一位数字的实现。由此可见,这种数据的转变始终处于逻辑控制电路的时钟驱动之下,逐次逼近寄存
器不断进行比较和移位操作,直到完成最低有效位(LSB)的转换。这时逐次逼近寄存器的各位值均已确定,转换操作完成。
由于本设计针对的是串行多路通道转换技术,所以本文在SAR ADC基本结构的基础上,在模拟输入前端加入多路复用模块,并在
输出后端加入并/串转换电路。
图1 整体结构简图和输入等效电路
为实现信号的快速精确转换,SAR ADC中重要部件是采样保持电路、比较器和DAC,等效输入电路如图1所示。在获取数据期间,
被选信道作为输入给电容CHOLD充电,获取时间结束后,T/H开关打开,电荷维持在CHOLD上作为信号样本,与DAC中产生的模拟
信号进行比较,将比较结果输入并/串输出寄存器,在三态总线控制下输出数字位。
电路设计与实现
采样/保持电路的性能高低限定了整个ADC的速度和精度,在设计中采用双差分底板采样技术,双差分结构以获得优良的AC性能,
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