巧用Altium Designer SCH导出FPGA引脚分配
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2020-08-04
22:21:06
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巧用巧用Altium Designer SCH导出导出FPGA引脚分配引脚分配
过去蛋疼的手动一个个分配FPGA的引脚，最近才发现自己是多么的可笑！！！Altium Desiger必然能输出引脚分配的网表啊，那岂不是
只要导出顶层FPGA电路的Netlist，就可以得到FPGA IO的引脚分配？？？？
事实上的确如此！！！如下图所示：
Altiun Designer导出Netlist
在Design→Neetlist for Document→Verilog File就能导出当前文件的引脚分配，当然导出其他文件也一样。。。另外，VHDL当然也是可以的，其他方式
大家去尝试吧！！！
这里Bingo通过导出时钟与IO模块的Verilog File的Netlist，如下图所示：
导出2
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weixin_38632247
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