随着集成电路设计技术特征尺寸向物理极限缩放，由于不确定性的过程变异成为了集成电路设计中日益增长的担忧。这通常需要采用统计方法，如蒙特卡罗方法进行良率分析，这些方法通常是耗时的。更糟糕的是，像存储器单元这样高度重复的单元电路需要在每个单元基础上有一个极低的故障率，即高良率，以确保整个芯片有合理的中等良率。以一个目标良率为50%的芯片为例，它有一百万个比特单元。为了达到目标芯片良率，每个比特单元需要良率≥99.9999%。
对于静态随机存取存储器（SRAM）良率分析尤为重要，因为每个技术节点中的SRAM设计都受到最激进的设计规则的约束，以帮助满足越来越严格的性能规格。现有良率分析方法仍面临与多个失效区域相关的问题，这些问题源自高维工艺参数空间和/或多个性能规格。本文提出了一种新方法，该方法结合了现有重要抽样和边界搜索方法的优点，并避免了两者的问题。核心思想是首先找到所有可能的失效区域，然后在这些区域上进行重要抽样。使用代理模型进一步加速这些方法，以便可以大量减少SPICE仿真。
文章通过实例说明了此方法适用于处理具有多个失效区域的问题，并且与现有技术相比，它可以提供5倍至20倍的速度提升。提出的这种方法的适用性以及它在加速良率分析过程方面的显著性能优势，对于不断进步的集成电路设计领域而言，具有重要的意义。
关键词包括边界搜索、重要抽样、工艺变异、静态随机存取存储器（SRAM）、统计分析和良率。文章将介绍SRAM良率分析的重要性，以及由于工艺参数空间的高度维度和性能规格的多样性而导致的失效区域问题。此外，文章还将探讨现有的良率分析方法及其遇到的问题，并阐述新方法是如何结合两种现有方法的优点，并在解决这些问题时如何避免它们的问题。
尽管文章没有提供完整的实验结果和详细的数据分析，但它强调了在处理具有复杂工艺参数空间和多重性能规格要求的SRAM良率问题时，使用重要边界采样方法的有效性。通过这一方法，研究人员能够更高效地识别良率瓶颈，更准确地估计在给定的工艺变异条件下，芯片良率的分布情况。这对于设计高良率芯片至关重要，尤其是对于存储器密集型的集成电路设计，例如高性能计算、大数据存储和处理等应用场景。
文章介绍的重要边界采样方法为SRAM良率分析提供了一种有效的策略，它不仅提高了分析效率，而且还增强了对良率预测的准确性，为芯片设计和生产提供了重要的技术支持。
