FPGA上电后IO的默认状态
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2021-01-20
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FPGA上电后上电后IO的默认状态的默认状态
概述在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引
脚。Xilinx FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重
要的影响。这篇专题就针对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。从
时间阶段可以分为两部分，阶段是从FPGA上电开始直到配置（Configuraon）完成之前。第二个阶段是配置完
成之后，FPGA开始正常工作开始。从引脚类型上分，可以分为三大类：类是普通的IO，其中又分为程序设计中
使用到的IO和程序设计中没有使用的IO（即在ucf或者XDC文件中没有进行约束
概述概述
在进行FPGA硬件设计时，引脚分配是非常重要的一个环节，特别是在硬件电路上需要与其他芯片通行的引脚。Xilinx
FPGA从上电之后到正常工作整个过程中各个阶段引脚的状态，会对硬件设计、引脚分配产生非常重要的影响。这篇专题就针
对FPGA从上电开始 ，配置程序，到正常工作整个过程中所有IO的状态进行分析。
从时间阶段可以分为两部分，阶段是从FPGA上电开始直到配置（Configuraon）完成之前。第二个阶段是配置完成之
后，FPGA开始正常工作开始。
从引脚类型上分，可以分为三大类：类是普通的IO，其中又分为程序设计中使用到的IO和程序设计中没有使用的IO（即
在ucf或者XDC文件中没有进行约束的IO）；第二类是专用配置引脚（Dedicated Pins），这类引脚只用于专用的功能，包括
有M[2：0]、TCK、TMS、PROGRAM_B、INIT_B等。第三类为功能复用引脚，这类引脚在使用特定的功能时使用，例如在
使用BPI配置模式时，D[00-31]和A[00-28]需要使用。如果使用SYSMON时，I2C_SDA和I2C_SCL需要使用。但在当前没有使
用该功能的情况下，功能复用引脚可以看成普通IO。
FPGA IO的基本结构的基本结构
在《IO输入输出的各种模式》介绍了处理器IO的各种输入输出模式以及原理，那么FPGA的IO是什么样的结构和原理？图
1为Xilinx文档中提供的IOB的内部结构，可以看出：
在FPGA IOB内部，Pad输出之前，内置上下拉电阻。且可以通过Passive Pull-up/Pull-down模块控制两个MOS管的导通
与否来控制是否使能上下拉电阻。
内部连接Pad的分别有一个Input Buffer和Output Buffer。其中Input Buffer对外应该始终呈现高阻状态，同时可以将Pad上
的电平通过Input Buffer传到I1和I2，或者是下部的FF。Output Buffer有两个控制信号，分别是Slew Rate Control，用来控制
输出信号的Slew Rate；另一个是三态控制信号T，可以控制Output Buffer输出高阻。
内部输出信号Out，可以通过上半部分的FF，经Output Clock同步后打出，也可以直接连接到Output buffer的输入端，直
接输出。
同样Input Buffer的输出，可以直接连接到I1和I2，也可以经过下半部分的FF，经过input clock的同步之后输出到内部总线
上。
上下两个MOS并不是推挽输出的两个MOS管，因为并不受到互补信号的控制，并不一定一个导通另一个闭合。
这里介绍一下输入缓存器的结构和原理，其结构如图 2所示，其原理与推挽输出电路非常类似，只是输入端信号作为了两
个互补MOS管的控制端，控制着输出端的电平。由于输入缓冲器有自己的供电电压，所以输入电平必须与缓冲器的电源电压
相匹配。D1和D2两个钳位二极管用于防治输入电压过低或者过高，损坏输入缓冲器。
资源评论
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朱王勇2023-07-25：文件对于FPGA上电后IO的默认状态进行了系统的梳理和解释，内容务实且易于理解。
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阿汝娜老师2023-07-25：这份文件详尽地阐述了FPGA上电后IO的默认状态，能够帮助读者快速了解并应用到实际项目中。
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