芯片I/O缓冲及ESD电路设计
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2020-12-04
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芯片芯片I/O缓冲及缓冲及ESD电路设计电路设计
摘要：文章详细介绍了基于CMOS的芯片I/O缓冲电路分类，功能，电路及版图设计的一些考虑以及芯片引脚的
静电保护问题。 关键词：I/O；缓冲电路；静电保护；CMOS 针对引脚的输入输出缓冲（I/O buffer）
电路设计，也可以称为输入输出接口（I/O interface）电路设计，是一颗完整芯片设计中不可或缺的组成部分，
但是详细论述其设计规则的文章或者著作在国内却比较鲜见，这对初学者或者没有这方面经验的工程师无疑会
造成困惑。本文以CMOS工艺为例，较全面的论述I/O缓冲电路设计中各种考虑，可以作为芯片引脚输入输出电
路设计的一个参考。 根据I/O缓冲电路应用目标的不同，可将其分
摘要 摘要：文章详细介绍了基于CMOS的芯片I/O缓冲电路分类，功能，电路及版图设计的一些考虑以及芯片引脚的静电保护
问题。
关键词 关键词：I/O；缓冲电路；静电保护；CMOS
针对引脚的输入输出缓冲（I/O buffer）电路设计，也可以称为输入输出接口（I/O interface）电路设计，是一颗完整芯片
设计中不可或缺的组成部分，但是详细论述其设计规则的文章或者著作在国内却比较鲜见，这对初学者或者没有这方面经验的
工程师无疑会造成困惑。本文以CMOS工艺为例，较全面的论述I/O缓冲电路设计中各种考虑，可以作为芯片引脚输入输出电
路设计的一个参考。
根据I/O缓冲电路应用目标的不同，可将其分为输入、输出等几类，详见表1。
表1 I/O缓冲电路的分类
输出缓冲 输出缓冲
输出缓冲电路的功能要求能够驱动大的片外负载，通常为2～50pF，并且提供适当的上升/下降时间。一组连续的大尺寸
的缓冲器（buffer）对驱动能力的提高是有益的。大尺寸的管子容易受闩锁效应(latch-up)的影响，在版图设计时建议采用保护
环(Guardrings)保护以避免闩锁效应，如图1-1所示。在图中，用P+作为内保护环，而N+作为外保护环(In n-well)。
图1-1缓冲器
一种常见的输出电路如图1-2所示，En是输出电路的使能信号，Dout是输出数据，MOS管组合的功能如图中所示。当En
为低而Dout有效时，A、B均为高电平，输出Y为低，且由外向里看为高阻抗状态，如果Dout未定，则Y为高阻。需要注意的
是，最后输出级的管子尺寸要大到能够提供足够的电流源或电流沉并且减少延迟时间。其负面影响是电流变化率（di/dt）变大
而使穿过输出点到封装的压焊线上的L（di/dt）噪声增大，从而导致较大的片上噪声。
图1-2常用的输出缓冲电路
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