基于CPLD的SGPIO总线实现及应用
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2020-10-17
23:06:02
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基于基于CPLD的的SGPIO总线实现及应用总线实现及应用
分析了SGPIO总线的数据传输机制，用CPLD模拟SGPIO总线协议来实现并行数据的串行传输，并将其与串并
数据转换集成芯片进行对比，说明了前者的应用优势，并且指出了其应用场合。采用Lattice Diamond IDE进行
了Verilog HDL代码编写和综合，并用ModelSim进行时序仿真，最终下载到CPLD器件进行测试。结果证明了采
用CPLD实现SGPIO总线协议的可行性以及将其应用到板级之间数据通信的优越性。
摘摘 要：要： 分析了
关键词：关键词： SGPIO总线；CPLD；串并数据转换；板级通信
当前，随着人们对于集成电路的性能要求越来越高，其复杂度日益提升。如何在集成电路板复杂度保持不变的情况下优化板
上芯片的布局，以节省出宝贵的板上空间去放置其他必需的芯片，尽可能地降低因布局空间而产生的制板成本以及芯片数量产
生的成本，是电路板设计者所要考虑的一个重要问题。
对于板级之间的信号传输，最常见也是最基本的做法就是直接传输，即有多少路信号需要传输，就用相同线宽的传输电缆或者
相同引脚数的转接口，类似于并行总线，而在需要传输的信号路数比较多的情况下，这种做法就使得需要的传输线缆线宽很
宽，或者转接口的引脚数众多，带来制作成本上升、使用不方便等问题。
1 CPLD模拟模拟SGPIO总线总线
1.1 CPLD模拟模拟SGPIO总线的优点总线的优点
众所周知，串行总线与并行总线相比具有结构简单、占用I/O引脚少及成本低等优点，利用串行总线替代并行总线来实现数
据传输也有多种实现形式。本文提出的一种实现形式是利用CPLD模拟SGPIO总线协议来实现并行数据的串行传输，并将其用
于板级之间的数据通信。本设计的优点在于：（1）4路串行总线完成多路并行数据的传输，简化了传输电缆，节约了成本；
（2）只需一块CPLD芯片就能完成很多块串并数据转换集成芯片的功能，既节省芯片成本，又节省板上布局空间；（3）在相
同时钟频率和相同传输电缆长度的情况下，其数据传输率快于I2C串行总线，因为同一时间段内，SGPIO总线有两根串行信号
线单向传输信号。
1.2 SGPIO总线的数据传输总线的数据传输[2]
SGPIO总线框图如图1所示。
共有4根信号线，分别定义如下。
SClock：由启动设备驱动的时钟线。SFF 8485中SCLK最大值为100 kHz，SGPIO总线用于其他应用时，SCLK由设备本身
支持的最大时钟和传输电缆长度所限定。
SLoad：由启动设备驱动，与SClock同步，该信号指出位流就要结束并将要重新启动新一轮的位流，用来指示一帧新数据
的开始。
SDataOut：由启动设备驱动，发往目标设备的串行信号。
SDataIn：由目标设备驱动，发往启动设备的串行信号。
利用SClock和SLoad信号来控制两路串行信号SDataOut、SDataIn的单向传输。
SClock时钟脉冲由启动设备发出，启动设备应使用SClock的上升沿来发送SLoad和SDataOut信号，目标设备使用SClock的上
升沿来发送SDataIn信号；目标设备应使用SClock的下降沿来锁存SLoad和SDataOut信号，启动设备应使用SClock的下降沿
来锁存SDataIn信号。当不使用SGPIO总线时（如在复位期间），启动设备应当将SClock设置为“1”（即置它为三态）。
SLoad信号指出位流就要结束并将要重新启动新一轮的位流。当SLoad设置为“1”时的时钟周期是该轮位流的最后一个时钟周
期。当不使用SGPIO总线时（如在复位期间），启动设备应当将SLoad设置为“1”（即置它为三态）。当正在使用SGPIO总
线，但没有进行位流交换时，启动设备应当将SLoad设置为“0”。这就让目标设备知道启动设备还没有被撤除，仍然在线。
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