基于CPLD的SGPIO总线实现及应用.pdf

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分析了SGPIO总线的数据传输机制,用CPLD模拟SGPIO总线协议来实现并行数据的串行传输,并将其与串并数据转换集成芯片进行对比,说
硬件纵赖 Hardware Technique 74LV595、74LV165、74LVC07(可选)3颗芯片的功能。图 (8)SCIK为CPLD输出的与 parallel -serial_clock同 3中使用了3路 SGPIO总线,也就是说,右边一颗CPLD步、同频率的时钟信号 芯片可以实现9颗串并数据转换集成芯片的功能,这个 (9) SLoad为CPL输出的,符合SGPO总线时序要 优势是显而易见的。只要所选用的CPLD芯片有是够的求的数据帧指示信号(“1”有效); GP!O引脚以及产生足够的时钟信号,那么就能实现多 (10) SDataIn为由SCIK和 SLoad控制下的74LV165 路 SGPIO总线进行更多路并行信号的传输。对于板级之输入到CPLD的8bit串行信号。 间的数据通信,每路SGPO总线只需一根4线宽的传输 从图4中可以看到,并行输入信号8’10100111经 电缆就能完成多路并行信号的板级传输,同时还能保证由CPLD转换,在 SDataOut信号中以位流形式输出,在 定的传输速率。 sending_ready信号有效期间的时钟有效沿到来之时, 3功能设定及时序仿真 Sυ stoUt信号开始输出“o”(起始位),“I"“I"I"¨0” 设定图3中右边板有8路并行信号输入到CPLD进“0”“1”“0”“1”,“1”(停止位),而Soad信号恰好在 行并串转换,CPLD输出符合SGPO总线协议的 SDataOut信号前一个时钟有效沿完成有效跳变(维持一 SDataOut、SCLK、Slad3路信号,与此同时,左边板中由个时钟周期);与此同时,在 SLoad信号有效的下一个时 sCLK和 SLoad信号控制的74Lv165输出合SCPO总钟有效沿, SDataln信号开始以位流形式输人到CPLD。 线信号时序关系的 DAtain信号。由于本文中SGPO总 SDataOut、SCLK、 SLoad、 SDataIn信号符合SGPO总线协 线使用的重复性,因此只做一路4线SCPO总线的功能议中4线的时序关系。至此,时序仿真波形验证了CPLD 验证。采用 Lattice diamond ide进行了 Verilog hdl代模拟SGPO总线进行并行数据串行传输的可行性 码编写和综合,采用 Mentor公司的 Modelsim plus se进 CPLD器件的资源使用情况如图5所示。其中,PO 行时序仿真,选用 Lattice machO2系列中 LCMXO2-为主要1O单元;SLCE为物理逻辑单元;OOGC为IO 640HC-4TG10C。CPLD时序仿真波形如图4所示。 逻辑单元;GSR为CPLD内核控制寄存器。 Device ut选1主zat主。 n mary PIo prelim 4c/20 603 u3ed 48/79 60s bond 3 SLICE 34/320 10t used 100s used 图5CPLD芯片资源使用情况 由图5可知,本设计经综合、适配、布局布线后,占 用器件资源情况良好,比较精简,下载到CPLD器件后, 在10MHz时钟频率下运行正常。 本文利用CPLD来模拟SCPO总线,实现了一种并 图4时序仿真波形图 行数据的串行传输方式,并将其用于板级之间的通信, 只需要一根或多根4线宽的传输线缆就能完成板级间 图4中的信号依次定义如下3: 的多路乃至更多路信号的通信,在保证一定传输速率的 (1) parallel_serial_clock为8路并行信号输入CPID 进行串行转换时的时钟信号(上升沿有效); 前提下,减少了传输线宽,同时也给芯片密集度越来越 高的电路板节省了宝责的布局空间,具有实际应用价值 (2)RSTn为CPLD复位信号(“0”有效) (3 parallel_databus_input为8路并行信号输入,测试参考文献 值设定为10100111; [1]wikipedia.SgpiOeb/ol.http:/len.wikipediaorg/wiki/ SGPIO.2012-09-11 (4)data_ ready为8路并行输入信号准备就绪("l"” [21 SFF Committee. SFF-8485 specification for serial GPIO 有效); (SGPIO) Bus. Revision 0. 7[]. 2006 (5)1 OAD_XMT-shftreg为8路并行输入信号准备13] CILETTI M I,. Verilog HDL高级数字设计[M]张雅琦, 装载到CPLD中数据移位寄存器(“1”有效); 李锵,等译,北京:电子工业出版社,2005 (6) sending ready为cPLD输出串行数据准备就绪 (收稿日期:2012-09-15) (“1”有效); 作者简介: (7) SDataOut为8路并行输入信号经由CPLD转换 陈啸宇,男,1986年生,硕士研究生,主要研究方向:嵌 输出的串行信号; 入式系统。 《微型机与应用》2013年第32卷第5期

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2019-09-05
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