EDA/PLD中的基于CPLD的任意整数半整数分频器设计

0 引言 在数字系统设计中，根据不同的设计需要，经常会遇到偶数分频、奇数分频、半整数分频等，有的还要求等占空比。在基于CPLD（复杂可编程逻辑器件）的数字系统设计中，很容易实现由计数器或其级联构成各种形式的偶数分频及非等占空比的奇数分频，但对等占空比的奇数分频及半整数分频的实现较为困难。 本文利用VHDL（甚高速集成电路硬件描述语言），通过Quartus Ⅱ 4.2开发平台，设计了一种能够实现等占空比的整数和近似等占空比的半整数分频器，这种设计方法原理简单，而且只需很少的CPLD逻辑宏单元。 1 设计原理 系统设计框图如图1所示。 根据不同分频系数设置适当的计数器周期， 在数字系统设计中，分频器是一个至关重要的组件，它能将输入的时钟信号按照特定的比率降低频率。在EDA（电子设计自动化）和PLD（可编程逻辑器件）领域，CPLD（复杂可编程逻辑器件）因其灵活性和高效性而广泛应用于各种系统设计。然而，实现等占空比的奇数分频和半整数分频是设计中的挑战，因为这些分频方式要求输出信号在高电平和低电平时间上保持相对平衡。 本文提出了一种基于CPLD的分频器设计方法，可以生成等占空比的整数分频以及近似等占空比的半整数分频。该设计利用了VHDL（甚高速集成电路硬件描述语言）进行描述，并在Quartus Ⅱ 4.2开发平台上进行了实现。VHDL是一种强大的硬件描述语言，允许设计者以结构化的方式描述数字系统的逻辑行为。 设计的核心在于计数器的使用。根据分频系数，计数器周期被设定为合适的值，每个计数值对应输入时钟信号的一个周期。设计中包含两个计数器，q0和q1。q0在输入时钟的上升沿及特定的计数范围内产生高电平，而q1的作用是在奇数分频中补充下降沿处的半个时钟周期以实现等占空比，同时在半整数分频中，确保在时钟下降沿产生分频信号的上升沿。 1.1 偶数和奇数分频： 对于偶数分频，由于等占空比易于实现，这里不再详述。对于奇数分频，q0会在计数器达到特定值a之前输出高电平，而q1则在达到a-1时输出一个周期的高电平。通过将q0和q1的输出进行逻辑或操作，可以得到所需的等占空比奇数分频时钟信号。 1.2 半整数分频： 半整数分频的设计更复杂。计数器周期同样为0到c。当整数部分为偶数时，q0在计数器小于b时输出高电平，q1在b到a+b之间输出高电平。如果整数部分为奇数，q0在计数器小于等于b时输出高电平，q1在b到a+b之间（包括b和a+b）输出高电平。同样，通过q0和q1的逻辑或操作得到半整数分频时钟信号。 通过Quartus Ⅱ 4.2的仿真，设计者展示了7分频和7.5分频的波形，证明了设计的正确性和有效性。此外，该设计在实际硬件测试，如EPM7064SLC84-10构成的数据采集系统中，表现良好，仅使用了7个逻辑宏单元，显示了其高效性和资源利用率。 本文提供的基于CPLD的分频器设计提供了一种简洁且资源效率高的解决方案，适用于各种需要等占空比或近似等占空比分频的数字系统。这种方法不仅适用于整数分频，还可以轻松适应任意整数和半整数分频的需求，为设计者提供了更大的灵活性。同时，由于其占用的CPLD逻辑宏单元数量少，使得该设计在资源有限的系统中具有优势。