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基于FPGA技术的数字相关器的设计与实现
基于FPGA技术的数字相关器的设计与实现
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基于FPGA的GNSS数字相关器设计与实现.pdf
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基于FPGA的高速数字相关器设计
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摘要：在数字通信的数据传输过程中，需要保持数据在传输过程中的同步，因此要在数据传输过程中插入帧同步字进行检测，从而有效避免发送数据和接收数据在传输过程中出现的异步问题。文中提出了一种采用流水线技术、基于 FPGA设计高速数字相关器的方法。仿真结果表明设计方案是可行的。 在数字通信系统中，常用一个特定的序列作为数据开始的标志，称为帧同步字。在数字传输的过程中，发送端要在发送数据之前插入帧同步字
基于FPGA的数字秒表设计
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本科生毕业论文(设计)开题报告书 题 目： 基于FPGA的数字秒表设计 学生姓名： *********** 学 号： ********** 专业班级： 自动化******班 指导老师： ************ 2010年 3 月 20 日 论文（设计）题
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摘要：基于FPGA设计的数字相关器，对前端模数／转换器在384kbps采样率下采得的数据进行希尔波特变换，再与本地序列做相关运算，最后将相关结果送给DSP，供DSP做进一步的处理。介绍了所选用的Stratix芯片，阐述了FPGA内部子模块的功能和设计实现方法，对所设计的FPGA数字相关器进行了仿真和校验，结果达到了设计要求。关键词：数字相关器FPGA希尔波特变换Stratix采用FPGA器件可以将
通信与网络中的短波扩频通信系统中数字相关器的FPGA设计与实现
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摘要：基于FPGA设计的数字相关器，对前端模数／转换器在384kbps采样率下采得的数据进行希尔波特变换，再与本地序列做相关运算，最后将相关结果送给DSP，供DSP做进一步的处理。介绍了所选用的Stratix芯片，阐述了FPGA内部子模块的功能和设计实现方法，对所设计的FPGA数字相关器进行了仿真和校验，结果达到了设计要求。 关键词：数字相关器 FPGA 希尔波特变换 Stratix采用ＦＰ
EDA/PLD中的基于FPGA的高速数字相关器设计
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摘要：在数字通信的数据传输过程中，需要保持数据在传输过程中的同步，因此要在数据传输过程中插入帧同步字进行检测，从而有效避免发送数据和接收数据在传输过程中出现的异步问题。文中提出了一种采用流水线技术、基于 FPGA设计高速数字相关器的方法。仿真结果表明设计方案是可行的。 在数字通信系统中，常用一个特定的序列作为数据开始的标志，称为帧同步字。在数字传输的过程中，发送端要在发送数据之前插入帧同步字
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详细讲述基于FPGA的数字抢答器的设计，适应于本科阶段同学毕业设计时相关题目的简单参考！
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基于流水线加法器的数字相关器设计
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数字相关器在数字扩频通信系统中应用广泛，受数字信号处理器件速度限制，无法应用于高速宽带通信系统，在此提出了一种基于流水线加法器的数字相关处理算法。该算法最大限度地减少了加法器进位操作，解决了基于全加器型数字相关器存在的进位延迟过大的问题，实现了时分多址体制下的同步段数字相关，提高了同步段相关的可靠性。
基于FPGA的多路复用光子相关器设计
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元器件应用中的基于流水线加法器的数字相关器设计
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0引言 数字相关器是扩频通信体制下数字中频接收机核心部件之一，在数字扩频通信系统中应用广泛，但由于受数字信号处理器件速度限制，无法应用于高速宽带通信系统。其中一个重要原因是高位数的加法器进位延迟过大，使得在一个采样时钟节拍内无法完成一次累加运算，而导致相关运算错误。随着FPGA技术的快速发展，器件速度的不断提升，这一问题一定程度得到改善，但仍然无法满足高位数扩频码、高采样速率和大动态范围的数
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基于FPGA的高性能全数字锁相环设计与实现，对FPGA相关设计有很大的帮助。
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