实验四的主题围绕着计算机组成原理中的“层次结构设计方法及应用”，主要涉及VHDL语言的学习，以及在数字逻辑设计中的应用。VHDL是一种硬件描述语言，常用于描述数字系统的逻辑行为，以便于硬件的仿真和综合。
一、实验目的：
1. 熟练掌握VHDL的基本语法和语句，这包括了解并能灵活运用process/always语句。在VHDL中，process语句用于描述时序逻辑，always语句则常见于Verilog，用于定义时钟驱动的行为。
二、实验内容：
1. process/always语句的掌握是数字逻辑设计的基础，它们能够描述数字系统如何响应时钟和数据输入的变化。
2. 层次结构设计方法是指将复杂的电路分解为多个较小的、易于管理的模块，这些模块可以是基本的逻辑门，如与门、非门，然后组合这些模块形成更复杂的电路，如四输入端与非门。
3. 半加器和全加器是基本的算术逻辑单元，它们在数字计算中起到重要作用。半加器实现两个输入位的加法，全加器除了两个输入位外还考虑了进位信号。
4. 通过仿真波形分析，可以直观地理解电路的功能和工作原理，验证设计的正确性。
三、实验要求：
1. 分析VHDL代码的结构，理解每个模块的工作流程，并用流程图表示出来。
2. 根据代码画出相应的电路图，帮助可视化设计。
3. 通过仿真得到的波形，分析关键状态的变化，理解电路的动态行为。
4. 记录设计过程和调试过程中遇到的问题及解决办法，这有助于提升问题解决能力和设计技巧。
四、实验代码及结果：
在实验中，分别给出了半加器和全加器的VHDL代码。半加器模块由两个输入a和b，以及两个输出sum（异或结果）和out（与的结果）组成。全加器则增加了第三个输入c（进位输入），输出包括和sum（三个输入异或）和进位输出out（通过逻辑或操作得到）。
实验还提供了对应的仿真模块Sim_halfadder和Sim_adder，用于模拟不同输入条件下半加器和全加器的运行情况，观察并记录输出结果。
五、调试和心得体会：
通过这个实验，学生熊兴宇表示相对于之前的实验，这次的挑战较小，且对于理解和实现算术逻辑运算的基础有了更深入的认识。这为后续学习更复杂的数字系统设计打下了坚实的基础。
总结，本次实验旨在加深对VHDL编程的理解，掌握数字逻辑设计中的层次化方法，并通过实例——半加器和全加器的设计与仿真，实践数字逻辑设计的基本步骤。通过这样的练习，学生能够更好地理解和应用数字逻辑原理，为后续的计算机组成原理课程和实际的硬件设计打下基础。
