b、设计时的思考
（1）每层网络的计算都分为 loaddma、vgg16_calculate 和 storedma 三大状态；
（2）loaddma 表示从 PS 端向 PL 端传输数据，vgg16_calculate 表示 PL 端进行相应的运
算，storedma 表示从 PL 端向 PS 端传输数据；
（3）设计时采用了简化的思想，主要体现在：实例化了一块超大的 Block RAM，先将
每次计算用到的所有数据都从外面的小的 Block RAM 中存到大的这块 Block RAM 中之
后才进行相应的运算，因此外面的小 Block RAM 需要双端口模式；不管 PL 端寄存器资
源是否够用，在必要时都将结果存回内存， 这样主要是为了实现时写代码方便；
（4）由于网络太大，必须对每一层进行拆分，而拆分时势必涉及到根据通道数进行拆
分，比如原来是 64 通道的原始数据要拆成 16 个 4 通道的原始数据，因此在 PS 和 PL 端
必须要有一个信号 addbefore 来控制是否需要和之前计算的结果相加；而每次导入 bias
也会根据计算的过程进行改变，这个在 PS 端中写代码控制即可；
（5）由于 VGG16 这个 IP 核中的 Block RAM 需要从外面的小的 Block RAM 中读取数据
或向外面的小的 Block RAM 写入数据，因此需要 PS 端给它一个控制信号 base_addr 来控
制读到的数据要从这块大的 Block RAM 中的哪一个地址开始保存，或是将这块大的
Block RAM 中的哪一个地址开始的数据写入外面小的 Block RAM 中，以及另一个信号
num 表示读入或写入的数据个数，当然还有 PS 和 PL 端交互的控制信号 loaddma_start、
l oaddma_finish、storedma_start、storedma_finish；
（6）同时，PS 端还要控制 PL 端的计算，之前已经提到了一个 addbefore 信号，另外 PS
端还需要传入一个 layer 信号表示当前需要计算的是第几层，具体的编号方式在 d 中给出，
总之 PL 端读到这个这个 layer 信号就会进行对应的运算，当然还有 PS 和 PL 端交互的控
制信号 vgg16_start、vgg16_finish；
（7）基于（5）、（6），在封装 IP 时，需要 6 个寄存器，具体在 c 中说明。同时还需
要添加一些 User Ports：doutb_in、clkb_out、rstb_out、enb_out、web_out、addrb_out、
dinb_out 来和外面的小 Block RAM 的其中一个端口进行连接；
（8）对网络的每一层，PS 端每次都会直接先把该层用到的所有参数全部从 SD 卡中读
入内存（经过尝试应该是可以存下的），然后根据计算的具体情况将对应的数据和参数
从 PS 端传输至 PL 端，由于 PS 和 PL 之间传输的数据类型是 u32，而从 SD 卡中读取时
的数据类型是 u8，因此中间还需要进行一系列的转换，并且根据具体计算情况选择对应
的数据和参数也不是一件简单的事，因此这部分实际上是该实验中比较麻烦的一部分；
（9）为了简化处理，所有从 PL 端传回 PS 端的中间结果，都不写入 SD 卡中，只有最后
结果写入 SD 卡；
（10）每次 PS 端和 PL 端之间的数据传输也需要做好设计，因为不是一次性能传完的，
以及每次 PL 端运算时数据、参数和结果保存的基地址，这些都需要提前算好以参数的
形式写在代码中；
（11）为了追求实现的简单，暂时先不考虑流水、模型压缩、参数共享等优化了，至少
先能在板子上实现这个网络再说；
c、将经过仿真、验证后的 VGG16 inference 模块以及实例化的 1 块 BRAM 一起封装成
AXI Lite 接口的 IP 核。AXI Lite 共有 6 个寄存器。其中 slv_reg0 用于向 IP 核传输控制信号
vgg16_start(slv_reg0[0])、loaddma_start(slv_reg0[1])、storedma_start(slv_reg0[2])，slv_reg1 用
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