相关知识
测试平台（Testbench）是用于测试和验证设计的正确性的程序。编写 Testbench 的主要
目的是对使用硬件描述语言设计的电路进行仿真验证，测试设计电路的功能甚至部分性能是
否与预期的目标相符。
测试一个实际功能电路需要用信号发生器来向电路输入测试信号、用示波器来观察电路
的信号输出是否正确。一个待测的 Verilog HDL 模块就相当于一个功能电路，用 Testbench
对它进行仿真测试需要给待测模块输入激励、获取输出响应并作判断。Testbench 需要完成
以下工作：
（1）产生仿真激励（波形）；
（2）将激励施加到被测试模块端口并收集其输出响应；
（3）将输出响应与期望值进行比较，以判断是否符合预期目标。
典型的测试平台主要内容包括：
`timescale 1ns/100ps //这里可适当指定仿真的“时间单位/时间精度”
module XXX_tb; //Testbench 模块，通常没有输入和输出端口
//局部 reg、wire 变量声明
//用 initial 和 always 等语句产生激励（波形）
//实例引用被测试模块（籍以将激励自动施加其上）
//监视输出并与期望值做比较
//结束 testbench 程序的运行
endmodule
其中许多内容书写的先后顺序不拘。
假若被测模块定义为
module M1(in1, in2, out1); //in1、in2 为 input 端口，out1 为 output 端口
