【免费】实验2简单组合电路设计v1.0.22资源-CSDN文库

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实验 2 简单组合电路设计

1. 实验内容

实现一个“静态 7 段数码管显示”模块。

要求：

 SW[3:0]输入待显示的二进制数。

 SW[15:13]输入点亮的数码管编号（0-7 号）。

 LED[15:0]显示 SW 的开关状态。

图 1-1 实验最终结果示例

SW[15:13] = 010，SW[3:0] = 0110；2 号数码管显示数字“6“。

2. 实验目的

1. 掌握 Verilog 语言的组合逻辑电路设计、实现、仿真、调试方法。

2. 熟悉 Nexys4 开发板，学习、掌握编写引脚约束文件、FPGA 编程过程。

3. 学习、掌握设计组合逻辑电路的方法，实现简单的组合逻辑电路。

3. 实验步骤

3.1 直接驱动 7 段数码管（7-Seg Display）

实验内容：

 使用“数据流描述”设计“7 段数码管直接驱动”模块。

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兰若芊薇

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