第一次作业1
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2022-08-03
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第一次作业
本次作业根据：https://blog.csdn.net/weixin_35433448/article/details/112102416 所述方法
进行 FPGA 并行单精度浮点数运算能力的计算，结合 DSP/LUT/DFF 资源综合计算，其计算
公式为：
FPGA FLOPS = DSP
个数
x DSP
频率
+
逻辑单元个数
x
逻辑单元频率
参考 Xilinx Spartan-6 系列 FPGA 官方介绍文档：
https://china.xilinx.com/support/documentation/data_sheets/ds160.pdf ，以包含 DSP
数目最多的 XC6SLX150T 为例，其包含 DSP48A1 180 个，Logic Cells 147443 个，抛去
估算的用于 I/O 设备的 14000 个，并且 1 个基于 DSP48 的加法器需要 2 个 DSP slices
和 289LUT-FF pairs 组成，1 个基于 Logic cell 的加法器需要 517 Logic Cells 组成。(具
体见问题(2)中所示文档)，FPGA 频率最大为 390MHz，且可以在每个时钟周期可以做 2
个单精度浮点计算(乘和加)。则算式为：
[180/2 + (147443-14000-90*289)/517] * 390 MHz = 116.142 GFLOPs，远低于
Intel I7 6900K 和 6700K，因而 I7 的浮点数处理能力更强。
(1) 打开 Xilinx 官网，可看到目前 Xlinx 最高端的 FPGA 是 Zynq UltraScale+ RFSoC
ZU49DR，参考其官方介绍文档：
https://china.xilinx.com/support/documentation/data_sheets/ds890-ultrascale-
overview.pdf ，Zynq UltraScale+ ZU49DR 拥有的资源列表，我们可以看到它有 930300
个 Logic cell, 4272 个 DSP slices。
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