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实验04_Verilog硬件描述语言1

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简介下图以设计数字电路的一般流程为例，说明了电路设计过程中的关键步骤以及相关工具。电路描述电路实现电路运行FPGA实验平台电路仿真运行异常验证功能修改代码修改设

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实验 04_Verilog 硬件描述语言

简介

下图以设计数字电路的一般流程为例，说明了电路设计过程中的

关键步骤以及相关工具。

电路描述

Verilog

电路实现

Vivado

电路运行

FPGA实验

平台

电路仿真

Verilog+Vivado

运行

异常

验证

功能

修改

代码

修改设计

本课程范畴

原理学习

理论教材

电路设计

功能验证

Logisim

在简单组合逻辑和时序逻辑的实验中已经对 Verilog 语法进行了

简单的介绍，用户应该已经可以阅读和编写简单的 Verilog 代码，本

次实验中，我们将进一步系统的学习 Verilog 代码。

实验目的

掌握 Verilog HDL 常用语法

能够熟练阅读并理解 Verilog 代码

能够设计较复杂的数字功能电路

能够将 Verilog 代码与实际硬件相对应

实验环境

PC 一台

Windows 或 Linux 操作系统

Java 运行环境（jre）

Logisim 仿真工具

vlab.ustc.edu.cn (jre、Logisim 工具以及 Verilog 语法介绍都

可在此网站获取)

实验步骤

Step1：Verilog 关键字

Verilog 语法中定义了 120 多个关键字，但常用的实际上很少，作为

初学者只需要使用其中的十几个，便可以完成绝大多数的电路设计，

这些关键字包括：module/endmodule、input、output、wire、reg、

assign、always、initial、begin/end、posedge、negedge、if、else、

case、endcase。

下面我们对这些常用关键字逐一进行介绍。

module/endmodule：这两个关键字用于表示模块的开始和结束，必须

成对出现，在前面的实验中已经有过多次接触，此处不再赘述。

module test();

//code

endmodule

input:表明端口类型为输入信号，该关键字一般用在模块的端口定义

部分。

output:表明端口类型为输出信号，该关键字一般用在模块的端口定

义部分。

module test(

input a,b,clk,

output o);

//code

endmodule

wire：表明数据类型为线型，该关键字用在端口或内部信号的定义部

分。一般来说，凡是通过 assign 关键字进行赋值的信号，都应该定

义成 wire 类型。wire 是 Verilog 的默认数据类型，对于没有显式声

明的信号，一律默认为 wire 类型。

reg：表明数据类型为寄存器类型，这是与 wire 相对应的一种数据类

型，该关键字用在端口或内部信号的定义部分。一般来说，凡是在

always 语句语句内部被赋值的信号，都应该被定义成 reg 类型。在

Verilog 语法内，除了 wire 和 reg，还支持多种其它的数据类型，但

用的都不多，读者现在只需掌握这两种数据类型即可。

module test(

input wire a,b,clk,

output reg o);

wire s;

//code

endmodule

assign：连续赋值语句关键字，此类语句将逻辑表达式的值赋给线网

类型信号。一个模块内部可以有任意多个 assign 语句，但每个 assign

语句只能包含一个连续赋值表达式。

always：过程赋值语句关键字，次类语句将逻辑表达式的值赋给寄存

器类型信号。一个模块内部可以有任意多个 always 语句，其一般格

式为：

always (时序控制) 过程语句

always 语句是永远在循环执行的，其中过程语句一般为一条表达式

赋值语句，或者 begin/end 关键字构成的顺序过程语句块。例如

“always clk = ~clk；”always 后的语句重复执行，由于没有时序

控制语句，将在 0 时刻无线循环，这种写法没有语法错误，但没有实

际意义，因此 always 语句的执行必须带有时序控制，对于上述语句，

可以改成“always #5 clk = ~clk；”该语句将产生周期为 10 个时

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