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1 实验六 CPU 总线接口支持
在学习并尝试本章节前，你需要具有以下环境和能力：
(1) 较为熟练使用 Vivado 工具。
(2) 一定的 CPU 设计与实现能力。
通过本章节的学习，你将获得：
(1) AXI 协议的知识。
(2) CPU 总线接口设计的知识。
在本章节的学习过程中，你可能需要查阅：
(1) 参考资料“AMBA 总线协议”。
(2) 课本上总线知识。
在开展本次实验前，请确认自己知道以下知识：
(1) 总线协议的握手的概念。
(2) AXI 协议中握手信号 ready 和 valid 的概念。
(3) AXI 协议 5 个通道的概念。
(4) AXI 协议各控制信号的意思。
本次实验有以下几个坑，请在碰到问题时注意查看：
(1) 对 AXI 接口的 ar、aw、w 通道，如果 master 先置上了 valid，但没有收到对应的 ready，也就是握手失败
了，但这时不能更改该通道的其他信号。比如 arvalid 置上时，未看到 arready，master 不能更改 araddr。
也就是 AXI 一旦发起请求，就不能撤销或更改请求，直至请求握手完成。
(2) 但是第一阶段我们设定的类 SRAM 接口，却只保证 req&addr_ok 有效时，也就是握手成功时，addr 和
wdata 是有效的。其他时候，即使 req 有效，但 addr_ok 为 0，addr 和 wdata 也是 x。这样的设定虽然对
第一阶段实验而言比较麻烦，却方便了第二阶段的实现。
(3) Lab6 上板运行时，可以根据拨码开关更改随机种子。所以有可能上板运行时，更改了随机种子，测试就
跑不过了。这一情况在第一阶段可能比较少碰到，但在第二阶段应该会普遍碰到。一旦碰到，就需要仿
真设定相同随机种子，来仿真复现该错误进行 debug。
以下几点，第一阶段可能碰不到，但第二阶段可能会碰到，最好可以提前考虑下：
(1) AXI读写分类，对先写后读，可能读先完成的。也就是先写后读，且写读同一地址，如果在写为收到 b 通
道时就发出了读的 ar 通道，那就有可能读出旧值，这是不正确的。类似的，先读后写，且读写同一地址，
读未完成，写就发出了，那有可能读到写后的值，这也是不正确的。
1.1 实验目的
1. 掌握片上总线的一般性原理。
2. 掌握总线接口与 CPU 内部流水线之间的相互关系。
1.2 实验设备
1. 装有 Xilinx Vivado、MIPS 交叉编译环境的计算机一台。
2. 龙芯体系结构教学实验箱（Artix-7）一套。
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