518030910374_曾锴鹏_实验31
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2022-08-04
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五段流水线CPU设计
实验目的
1. 理解计算机指令流水线的协调工作原理，初步掌握流水线的设计和实现原理。
2. 深刻理解流水线寄存器在流水线实现中所起的重要作用。
3. 理解和掌握流水段的划分、设计原理及其实现方法原理。
4. 掌握运算器、寄存器堆、存储器、控制器在流水工作方式下，有别于实验一的设计和实现方法。
5. 掌握流水方式下，通过 I/O 端口与外部设备进行信息交互的方法。
实验特殊说明
1. 本次实验的 和 跳转在 阶段完成，因此移除了顶层设计中的 信号。
2. 本次实验没有采用转移延迟槽的设计而实采用 信号解决 等跳转信号产生的控制冒险，
因此本次实验采用的 中跳转语句的后方无需插入 语句进行停顿。
3. 本次实验 信号位高电平有效。
实验思路和代码实现
实现
的作用是获取下一条即将执行的指令的 值。该模块由时钟驱动，在时钟的上升沿处更新
值。在 信号出现时，将 值设为无效的 -4，同时方便在一个周期后进入重新从 处读取
指令开始执行。同时 信号决定是否对 的值进行更新，以解决由 指令造成的数据冒险。
实现
module pipepc(newpc, wpcir, clock, resetn, pc);
input [31:0] newpc;
input resetn, wpcir, clock;
output reg [31:0] pc;
always @(posedge clock or negedge resetn)
begin
if(resetn == 0)
begin
pc <= -4;
end
else
if(wpcir != 0)
begin
pc <= newpc;
end
end
endmodule
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