实验二-实验手册-20201
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2022-08-08
21:47:00
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实验二 组合逻辑实验
1 实验目的
(1) 学习用 verilog 设计较复杂的组合逻辑电路
(2) 进一步熟悉 vivado 工具
2 实验内容
(1) 实验 2.1——多路选择器
a) 新建工程，用 3 种描述方法分别实现 1 位 2 选 1 选择器，并撰写测试激
励，对比 3 个选择器的输出是否一致；
b) 用 1 位 2 选 1 搭建 1 位 4 选 1 选择器；并仿真测试；
c) 用两种描述方法实现 4 位二选一选择器，并撰写测试激励，对比输出是
否一致。
(2) 实验 2.2——7 段数码管
4 个拨码开关控制 1 个数码管，选择板子上的 4 个拨码开关作为数据输入，
选择板子上的 1 个数码管作为输出，将输入的 4 位二进制转换为 16 进制数输出
显示到数码管。
(3) 实验 2.3——加法器实现及性能比较
实现 32 位逐位进位加法器、32 位选择进位加法器，并进行性能比较。
a) 学习课件中逐位进位加法器、选择进位加法器的原理；
b) 新建工程，完成两种加法器的 Verilog 描述，其中一位全加器已经提供
（add1 在 add32_tb.v 文件中已定义）直接使用即可，两种加法器请都使
用 add1 作为基本模块开始搭建；模块名称及端口定义如下：
module csadd32 (a,b,cin,s,cout); //选择进位加法器
module rcadd32 (a,b,cin,s,cout); //逐位进位加法器
c) 编写测试激励：可更改 add32_tb.v 文件中激励产生代码，按照自己的思
路产生测试数据，通过仿真验证加法器功能，并观察两种加法器的性能
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