2014013432_李肇阳_软件41_EDA实验1

《基于EDA技术的4位二进制运算器设计与实现》 EDA技术，即电子设计自动化，是现代数字系统设计的重要工具。本实验旨在通过EDA软件Quartus II，运用可编程逻辑器件FPGA（Field-Programmable Gate Array）进行4位无符号二进制运算器的设计，涵盖加法和减法操作。实验者李肇阳通过本次实验，旨在掌握面向FPGA的设计流程，熟练使用EDA软件，并理解实验装置——DE2-70实验板的工作原理。 实验的核心在于设计4位全加器和4位加减运算器。全加器是数字电路中的基本单元，能够处理两个1位二进制数以及一个进位信号的加法。在本次实验中，1位全加器采用与或非门构建，而4位全加器则由4个1位全加器串联，形成串行进位加法器。为了实现4位加减运算，需增加一个控制端，根据输入信号决定执行加法还是减法。在减法运算中，利用补码表示法，通过取反和进位实现。 4位加减运算器的改进主要体现在输出端。考虑到运算结果可能从-15到30，需要至少6个输出位来表示，因此原有的进位输出被改造成结果的最高位和符号位。符号位的生成和最高位的计算都涉及到1位全加器和非门、与门的使用。运算结果以5位原码形式输出，其中1位表示符号，4位表示数值。同时，为了便于人眼识别，设计还包括了将二进制结果转换为七段字符显示的电路，这需要用到二进制-BCD（二进制编码的十进制）转换器和BCD-七段字符显示译码器，最终通过数码管显示运算结果。 在实验过程中，遇到了一些问题。例如，为满足题目要求，实际需要的并非4位全加器，而是5位甚至6位全加器，以处理最大绝对值30的情况。此外，引脚分配时出现了错误，提示某个引脚（PIN_AD25）有multiple assignment，这可能是因为对硬件资源分配不当。经过仔细检查和调试，问题得到了解决。 实验的验证环节，通过Quartus II的顶层电路图和仿真波形图进行。尽管无法展示所有512种输入组合的情况，但通过选取特定输入如A=0111, B=1010, K=0，可以观察到正确计算出S=10001（加法结果）和Sign=0（正数标志）。结果显示，高低位数码管分别显示了结果的十位和个位，与预期相符。 总之，本次实验深入实践了EDA技术在数字系统设计中的应用，通过设计4位二进制运算器，不仅锻炼了学生对FPGA硬件的理解，也提升了他们在数字逻辑设计、电路仿真以及问题解决等方面的能力。