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2. 给出基于74LS138和74LS139的5输入多数表决器的设计方案,画出原理图(采用Visio画图) 3. 写出5输入多数表决器的结构化建模的System
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《数字逻辑与数字系统》实验报告
天津大学本科生实验报告专用纸
学院 年级 级 班级 班 姓名 学号
课程名称 实验日期 成绩
同组实验者
实验项目名称
一. 实验目的
二. 实验内容
三.实验原理与步骤(注:步骤不用写工具的操作步骤,而是设计步骤)
1. 写出 74LS138 和 74LS139 的行为建模的 SystemVerilog HDL 代码。
2. 给出基于 74LS138 和 74LS139 的 5 输入多数表决器的设计方案,画出原理图(采用 Visio
画图)。
3. 写出 5 输入多数表决器的结构化建模的 SystemVerilog HDL 代码。
4. 给出基于行为建模的 5 输入多数表决的 SystemVerilog HDL 代码。
四.仿真与实验结果(注:仿真需要给出波形图截图,截图要清晰,如果波形
过长,可以分段截取;实验结果为远程 FPGA 硬件云平台的截图)
注:远程 FPGA 硬件云平台截图只需要一个测试激励即可
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