实 验 报 告 评分：
信 院 系 17 级 姓名 胡 睿 日期 2020-10-29 NO.
我们使用如上图所示的结构框图进行设计，在图中给出的实验结构图中包含
一个分频器、两个序列产生器、一个选择器和一个序列检测器。其中两个序列产
生器中一个产生含有“111010011”序列，一个不包含。用 VHDL 代码完成所有
的实验模块，并采用 testbench 进行时序仿真，最后对功能及硬件验证结果进行
分析。
1、序列产生器+选择器
定义信号 sel 起到选择器的作用，选择器选 1 时序列为 111010011，选择器选
0 时序列为 000101100。定义 8 个状态分别为 S0,S1,S2,S3,S4,S5,S6,S7,S8。
Crst 代表当前状 态 Nxst 代表下一 状态。当 sel 信号 选择 0 或 1 时
S0,S1,S2,S3,S4,S5,S6,S7,S8 分别对应不同的状态，当 reset 信号为 0 时将 S0 状态输
出，之后 dataout 信号可以在每个 clk 上升沿将之后的状态输出，这样就可以得到
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