MIPS微处理器设计实验要求1
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2022-08-03
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实
验
类
型
模块
类型
实验样例（说明：黄色部分为选做内容，其余为必做） 模块定义
单
模
块
数据
存储
器
同步（时钟上升沿）输入\输出数据存储器 DataRAM，容量为 2
n
*m （示例代码 SyncRAM.v）
输入引脚：地址线 Addr (位宽 n)、输入数据线 DataIn（位宽 m），写控制信号 MemWR(高电平写入，低电平输出)，同步时钟 Clk
输出引脚：数据输出 DataOut（位宽 m，具有保持功能）
示例文件：SyncRAM.v
Addr
MemWR
DataOut
DataIn
n
m
m
SyncRAM
Clk
仿真激励：（仿真激励文件 SyncRAM_sim.v）
实例化 32 个存储单元，所有存储单元初始值都为 0
产生如下激励波形：时钟周期为 10ns，
仿真输入输出正确波形：（DataIn，DataOut 都为十进制数）输入信号的名称带黄点，其余为输出，判断正误依据——输出信号是否一致
module
SyncRAM(Addr,
DataIn, MemWR,
Clk, DataOut);
parameter
n=5,m=32;
endmodule
同步（时钟上升沿）输入\异步输出数据存储器 DataRAM，容量为 2
n
*m （示例代码 DataRAM.v）
输入引脚：地址线 Addr (位宽 n)、输入数据线 DataIn（位宽 m），写控制信号 MemWR(高电平有效)，同步时钟 Clk
输出引脚：数据输出 DataOut（位宽 m，具有保持功能）
module
DataRAM(Addr,
DataIn, MemWR,
Clk
,
Data
O
ut
);
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