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verilog.dochdl编程举例.doc
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verilog.dochdl编程举例.doc
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设计示和上机习题
练习一.简单的组合逻辑设计
方法一:
文件名
等于 时, 输出为 ; 不等于 时, 输出
为 。
方法二:
! 等于 时, 输出为 ;
不等于 时, 输出为 。
"
思考:如果不写 局部会产生什么逻辑?
测试模块源代码方法之一:
#$定义时间单位。
#$%%包含模块文件。
在有的仿真调试环境
中并不需要此语句。
而需要从调试环境的菜单中键入有关模块文件
的路径和名称
常用于仿真时信号的给出。
&
&
&
"
&
&'系统任务,暂停仿真以便观察仿真波形。
调用被测试模块
测试模块源代码方法之二:
#$定义时间单位。
#$%%包含模块文件。
在有的仿真调试环境
中并不需要此语句。
而需要从调试环境的菜单中键入有关模块文件
的路径和名称
$$(
常用于仿真时信号的给出。
"
$$(定义一个时钟变量
&)$$(*$$(产生周期性的时钟
$$(在每次时钟正跳变沿时刻产
生不同的 和
+',-.每次 是 还是 是随机
的。
+',-.每次 是 还是 是随机
的。
&'系统任务,暂停仿真
以便观察仿真波形。
调用被测试模块
"
"
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wdqsv88
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