数字钟verilog.doc

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目录

1 设计任务及要求...........................................................................................1

2 总体设计分析.............................................................................................. 2

3 各模块设计................................................................................................. 2

3.1.1 小时计数器................................................................................3

3.1.2 分、秒计数器............................................................................3

图 14 整体仿真结果.......................................................................................12

2.手动校准。按动方式键，将电路置于校时状态，那么计时电路可用手动方

式校准，每按一下校时键，时计数器加 1；按动方式键，将电路置于校分状态，

以同样方式手动校分。

3.整点报时，仿中央人民播送电台整点报时信号，从 59 分 50 秒起每隔２秒

发出一次低音“嘟〞信号〔信号鸣叫持续时间１Ｓ，间隙时间１Ｓ〕连续５次，

到达整点〔00 分 00 秒时〕，发一次高音“哒〞信号〔信号持续时间１ S〕。

4.闹时功能，按动方式键，使电路工作于预置状态，此时显示器与时钟脱开，

而与预置计数器相连，利用前面手动校时，校分方式进展预置，预置后回到正

常模式。当计时计至预置的时间时，扬声器发出闹铃信号，时间为半分钟，闹

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闹钟功能和秒表功能 5 大局部。其总体设计框图如下：

图 1 总体设计框图

其中整点报时跟闹钟局部要求不同频率的声响，所以需要参加分频器模块将输

入的 1kHZ 的分频产生 500HZ 及 1HZ 的方波信号，其中 1HZ 的信号对应 1S

的周期，可以用作时钟秒的显示及秒表局部。

3 各模块设计

根据总体设计以及各分模块的需要，将分立模块分为 7 个局部运用 verilog

HDL 编程来实现。其分别为数字钟主体局部、手动设置、分频、整点报时、闹

钟功能、秒表、控制显示和顶层 8 个模块。下面将对各个模块的设计思想做一

详细的介绍。

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数

字

钟

主

体

小时计数器

秒 表

闹 钟

手 动 校 准

整 点 报 时

数

字

钟

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图 2 数字钟整体局部设计框图

真波形如下列图 3 所示，由于 verilog HDL 程序显示不便，均附在附件上，下

面各模块一样。

图 3 小时计数器仿真

从仿真图中可以看出，当使能信号信号为高电平且始终上升沿到来时计数器开

场计时，hour_data0 计数为 0—1—2—3—0···的计数规律，即 4 进制计数器，

同理 hour_data1 为 2 进制计数器，zox 信号由图中看出当小于 12 小时的时

候输出为 0，大于 12 小时时输出为 1，与预计效果一样。

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数到 9 的时候，minute_data1 加 1，minute_data1 计数规那么为 0—1—2

—3—4—5—0—1···当高位 minute_data1 计数到 5 的时候，进位信号 EO 变

3.2 分频局部

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图 5 分频信号框图

500HZ 信号、f200HZ 的 200HZ 信号和 f1HZ 的 1HZ 信号。仿真结果如下列

图 6 所示。

图 6 分频信号结果仿真图

f500HZ、f200HZ 和 f1HZ 也与预期的输出结果一样。

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