FPGA 纯 verilog 编解码 CameraLink 视频
摘要：本文旨在探讨 FPGA 纯 verilog 实现 CameraLink 视频接收和发送的实现设计方案。由于项
目中没有 CameraLink 相机，但需要验证 CameraLink 解码模块和编码模块的正确性，本文通过巧
妙地设计实验方案来解决这一问题。具体而言，通过采集 HDMI 输入视频，并经过 HDMI 解码模块解
码为 RGB 数据后，将其输入 CameraLink 编码模块，生成 CameraLink 的 LVDS 差分视频信号。将
该信号通过 CameraLink 视频输出接口回环到 CameraLink 视频输入接口，以实现 FPGA 对
CameraLink 的 LVDS 差分视频信号的接收。再将该信号输入 CameraLink 解码模块，解码为 RGB
视频，最终通过 HDMI 编码模块输出到显示器进行观察。通过这种方案，既验证了 CameraLink 解码
模块和编码模块的正确性，又能通过显示器直观查看输出效果。
关键词：FPGA、verilog、CameraLink、编码、解码、HDMI、数据传输
1. 引言
CameraLink 是一种用于高速视频、图像传输和数据通信的接口标准，广泛应用于工业摄像机等领域
。为了验证 CameraLink 解码模块和编码模块的正确性，本文通过 FPGA 纯 verilog 编写实现了
CameraLink 视频接收和发送的设计方案。
2. 设计思路
由于项目中没有 CameraLink 相机，为了验证解码模块和编码模块的正确性，本文采用了以下设计思
路：
2.1. HDMI 输入视频采集
首先，通过 FPGA 采集 HDMI 输入视频信号，将其作为验证的来源。这里使用 HDMI 解码模块对输入
视频进行解码，以获取 RGB 数据。
2.2. CameraLink 编码
将解码后的 RGB 数据作为输入，通过纯 verilog 编写的 CameraLink 编码模块进行编码，生成
CameraLink 的 LVDS 差分视频信号。
2.3. CameraLink 视频输出回环
将编码后的 CameraLink 信号通过 CameraLink 视频输出接口回环到 CameraLink 视频输入接口
。这样，FPGA 又接收到了 CameraLink 的 LVDS 差分视频信号。
2.4. CameraLink 解码
将回环接收到的 CameraLink 信号输入纯 verilog 编写的 CameraLink 解码模块，解码为 RGB 视
频。
2.5. HDMI 编码和输出
