在数字通信系统中，信号传输往往面临着因信道特性不理想或加性噪声所造成的波形失真问题，这可能导致接收端发生错误判决。为了提高系统的可靠性，普遍采用差错控制编码技术，其中循环冗余校验（CRC）是一种有效的检错码方式。CRC在通信、测控、计算机等领域有着广泛的应用。传统上，CRC校验是通过硬件电路或软件编程采用串行算法实现的，但现代通信系统要求高速化和并行化，因而需要对CRC算法进行改进。本文提出了一种新的并行CRC编码方法，它利用FPGA可编程芯片及VHDL语言编程实现，能在一个时钟周期内完成一次并行CRC码的计算和校验，从而实现对不同长度数据的差错控制，并极大地缩短了CRC码的校验周期。
CRC校验原理中，CRC码是由有效信息数据和CRC校验码两部分组成。有效信息数据由k位有效信息序列组成，而CRC校验码是由该信息序列与预先选定的r+1位生成多项式进行“模2运算”得到的r位余数。这种“模2运算”与传统算术运算不同，它实际上是一种异或运算。在发送端，CRC校验码会拼接在有效信息数据之后一并发送；在接收端，则使用相同的生成多项式对收到的数据进行除法运算，若无余数产生，则认为传输无误，否则传输发生错误，需要进行纠错或请求重发。确定生成多项式是CRC编码的关键之一。一个码长为n，有k个信息元的循环码的生成多项式是一个最高位和常数项均为1的r次多项式，且必须是X^n+1的一个因式。
为了在FPGA上实现CRC并行算法，设计的关键在于如何模拟模2除法运算。在VHDL语言中，可以将数据定义为变量，并用作临时存储单元。设计思路是通过定义一个位数等于生成多项式系数位数的变量d，将其视为一个数据滑块。数据滑块在每次迭代时，从信号的最高位开始复制到变量d中，并进行异或运算。迭代的次数等于有效信息码的位数，通过这种方式最终得到r位的CRC校验码。这种设计思想适用于不同长度数据的CRC编码。
在模块设计和仿真部分，完成了12位信息加上5位CRC校验码的发送与接收。所采用的芯片为EPF10K1OLC84-4，该设计由两个模块组成：CRC校验生成模块（发送端）和CRC校验检错模块（接收端）。数据的输入输出采用并行方式。生成多项式选定为：G(z)=X^4+X+1。CRC校验生成模块的具体实现方法是在一个时钟周期内对输入的有效信息码进行处理，左移一位，然后通过与生成多项式进行异或运算来生成校验码。此设计不仅在理论上可以用于不同长度的数据，而且实验结果也显示该模块具有很好的通用性和灵活性。在通信系统的实时性和高速处理要求上，FPGA为并行算法的实现提供了理想的硬件平台。
通过这项研究，可以看出FPGA的使用大幅提高了数据处理的速度和效率，尤其对于需要快速数据传输和处理的应用场景，如高速通信、数据采集系统等具有重要意义。同时，VHDL语言在FPGA编程中的应用展示了其在实现复杂算法方面的灵活性和高效性。基于FPGA和VHDL的并行CRC校验模块设计不仅为通信系统提供了新的技术方案，也为硬件编程和系统设计领域提供了宝贵的参考。
