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计算机组成原理课程设计。基本模型机的设计—跳转、转移指令的实现 熟悉微程序控制的原理,掌握微程序的编制、写入并观察运行状态。明白每一条指令在内存、CPU中的存取和执行流程
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计算机组成与体系结构
课程设计报告
学 院: 计算机科学与工程学院
班 级:
******************
学生姓名:
*******
学 号:
************
指导老师: 朱娟
提交日期:
2008
年
11
月
采用硬联线控制器的顺序模型计算机设计与调试
一、实验目的
(1)融会贯通计算机组成原理课程中各章的内容,通过知识的综合运用,加深对计算
机系统各模块的工作原理及相互联系的认识,特别是对硬联线控制器的认识,建立清晰的
整机概念。
(2)学习运用 ISP(在系统编程)技术进行硬件设计和调试的基本步骤和方法,熟悉
集成开发软件中设计、模拟调试工具的使用,体会 ISP 技术相对于传统开发技术的优点。
(3)培养科学研究的独立工作能力,取得工程设计与调试的实践经验。
二、实验设备
(1)TEC-4 计算机组成原理实验仪一台
(2)双踪示波器一台(并非必备)
(3)直流万用表一只
(4)逻辑测试笔一支
(5)集成电路若干片,取决于设计方案。
三、实验原理
设计概述:
(1)了解 TEC-4 实验平台数据通路
(2)设计指令流程图
(3)根据指令流程图写出信号与时序关系表
(4)用 ISP 集成开发软件编写各信号的 ABEL 语言源程序
1.时序信号发生器:
由 晶 体 振 荡 器 产 生 MF 信 号 ( 频 率 1MHz ) , 同 时 产 生
T1,T2,T3,T4,W1,W2,W3,W4 时序信号,关系如下图。其中 W1,W2,W3,W4 用于硬布
线控制器的节拍信号
实验台上自选器件实验区提供有 IspLSI1032 芯片及下载插座,可以从 PC 机上编程下
载
DB,DP,DZ:DP=1 时,计算机处于单拍工作方式,按一次 QD 发送一组时序信号
T1,T2,T3,T4;DB=1 时,计算机处于单步方式,按一次 QD 发送一组 W1,W2,W3,W4
时序脉冲,同时如果执行过程当中遇到 TJ 指令,将停在当前节拍脉冲的 T4 时刻。
SKIP 信号:当 SKIP=1 时,信号由当前节拍直接跳到 W4 节拍
1
2.硬布线控制器的基本原理
硬布线控制器的输入信号:
(1)来自指令译码器的输出 IM
(2)来自时序发生器的输出 MI 和 TK
(3)来自执行部件的反馈信息 BJ
原理图如下:
2
DR2
MUX2
LDIR(T4)
WR1 WR0
RD1 RD0
RS1 RS0
M4
LDR4(T2)
LDPC(T4)
M3
LDAR2(T2)
LDAR1(T4)
INS
DBUS
DBUS
AR1-INC
CER
LRW(T3)
CEL#
IAR-BUS#
AR2
MUX3
C INTQ
控
制
信
号
SW-BUS#
LDER(T4)
RD1 RD0
WR1 WR0
WRD(T2)
··
·
B A
B 端口 A 端口
RF
ER
控制台
硬布线控制器
IR
PC
AR1
数据端口 指令端口
RAM
DR1
MUX1
R4
MUX4
IAR
ALU
ALU2
C
S0
T4
ALU-BUS
S1
S2
LDDR2(T3)
M2
LDDR1(T3)
M1
RS-BUS#
RS1 RS0
LDIAR
实验用到的数据通路图如下:
微操作控制信号总结如下:
控制信号 信号作用 信号有效条件
C
在加法运算和减法运算时产生的进位信号 T4 上升沿
ALU_BUS
允许运算结果送往数据总线
1
LDDR1
M1=0 时 DR1 接收寄存器堆 A 端口数据
T3 下降沿
M1=1 时 DR1 接收数据总线 DBUS 数据
LDDR2
M2=0 时 DR2 接收寄存器堆 B 端口数据
T3 下降沿
M2=1 时 DR2 接收数据总线 DBUS 数据
WRD
控制双端口寄存器堆 RF 的写操作 1 且 T2 上升沿
RS_BUS#
控制 RF 的 B 端口数据是否能送 DBUS 上
0
LDER
将 DBUS 上的数据打入暂存寄存器 ER 1 且 T4 上升沿
SW_BUS#
将 SW7-SW0 数据送往 DBUS
0
CEL#
选中双端口存储器 RAM 左端口
0
LRW
允许 RAM 左端口读操作 1 且 T3 上升沿
3
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IMyxuan
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