这是 Verilog SystemVerilog 可综合模块的集合。
所有代码都可以在典型的 FPGA 项目和主流 FPGA 供应商之间高度重用。
高级综合食谱/ Altera 食谱中的有用代码
KCPSM6_Release9_30Sept14/ Xilinx 的 Picoblaze 软处理器源码
XilinxBoardStore_with_Alveo_cards_support Xilinx Alveo 加速器卡的电路板定义
pacoblaze-2.2/ 适用于 Altera 器件的 Picoblaze 版本
avalon_mm_master_templates/ 来自 Altera 的 Avalon-MM 组件模板
axi_master_slave_templates/ Vivado 生成的 AXI 组件模板
基准项目/ 对各种 IDE 进行基准测试以编译完全相同的 Verilog 项目
dual_port_ram_templates/ 块 RAM 模板
示例项目/ FPGA 项目样板和示例
gitignores/ FPGA 项目的 .gitignore 文件
