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tangoblues-ADVANCED ASIC CHIP SYNTHESIS
tangoblues-ADVANCED ASIC CHIP SYNTHESIS
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tangoblues_ADVANCED ASIC CHIP SYNTHESIS
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ADVANCED ASIC CHIP
SYNTHESIS
提纲
综合的定义
ASIC design flow
Synopsys Design Compiler的介绍
Synopsys technology library
Logic synthesis的过程
Synthesis 和 layout的接口——LTL
Post_layout optimization
SDF文件的生成
综合的定义
逻辑综合：决定设计电路逻辑门的相互连接。
逻辑综合的目的：决定电路门级结构、寻求时序和与面积的平衡
、寻求功耗与时序的平衡、增强电路的测试性。
逻辑综合的过程：首先，综合工具分析HDL代码，用一种模型
(GTECH) ，对HDL进行映射，这个模型是与技术库无关的；然后，
在设计者的控制下，对这个模型进行逻辑优化；最后一步，进行
逻辑映射和门级优化，将逻辑根据约束，映射为专门的技术目标
单元库（target cell library）中的cell，形成了综合后的网表
。
ASIC design flow
Verified RTL
Design
Constraints
IP and Library
Models
Logic Synthesis optimization&scan insertion
Static Timing Analysis
Formal verification
Floorplan placement,
CT Insertion&Global routing
Transfer clock tree to DC
Post global route
Static Timing Analysis
Detail routing
Post-layout Optimization
(in-place optimization(IPO))
Static Timing Analysis
Tape out
Time ok?
Time ok?
no
no
Time ok?
no
ASIC design flow
设计举例，tap控制器，已完成代码编写及功能仿真：
Tap_controller.v
Tap_bypass.v
Tap_instruction.v
Tap_state.v
完成全部设计还需经过如下几个步骤：
Pre_layout
Synthesis
STA using PrimeTime
SDF generation
Verification
Floorolanning and Routing
Post_layout
反标来自layout tool的信息， STA using PrimeTime
Post-layout Optimization
Fix Hold-Time Violation
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