基于 Verilog 语言的简单计算器
（学号：19001664 专业：信息工程）
摘要：实验主要实现了二进制 8 位信号的加、乘、平方、除、开根号五种形式的简单计算，
辅助实验实现的语言是 Verilog 语言。运用 Verilog HDL 语言进行代码的编写和实验的仿真。
实验中，所有的代码模块都是 1000Hz、8 位二进制计算。在实验的各个模块中，加法器模
块中运用了全加器；除法器模块运用了 Moore 状态机，将除法运算在状态机 state 中多次循
环得到商和余数；根号器模块中则是用到逐次逼近法，先用迭代将最接近数字计算出，放
入 3 位输出信号，再将余数放入 4 位的余数输出信号中。对信号进行综合仿真实验，通过
random 函数随机生成输入信号，实现模块与仿真的连接与变量声明，实现输入与输出的仿
真信号。实验除了这些简易 8 位计算以外，还考虑了一些实验的优化方法：用位数扩展的
方法，将 8 位二进制计算器扩展为 16 位二进制计算器；通过仿真信号的调节，将正整数计
算升级为负数或带小数的 5 种计算；通过管脚约束，实现纯电脑仿真转换为硬件软件结合
计算器，这里用到的硬件为 Spantan3E，运用上面的按钮和 led 灯展现计算，但是所能够实
现的运算位数较低；以及通过对平方器的改编，加入状态机升级为指数运算。最终检验仿
真结果，加法器为两个输入信号相加；乘法器为输入信号相乘；平方器为第一个输入信号
的平发；除法器为两个输入信号相除；根号器为第一个输入信号开根号，并保存结果和余
数。
关键词：计算器；状态机；逐次逼近法
0 引言
为了实现简单计算器的计算，将计算转化为代码和仿真信号形式进行展现和描述，进
行了包含加法、乘法、除法、平方和开根号功能的计算器实现。计算器的输入主要为随机
信号，用于模仿随机输入的计算信号，再将计算结果转换为二进制信号输出。实验中的加
法、乘法和平方模块运用的是基础钟控实验，而除法和开根号模块较为复杂，除法运用到
的是状态机，而开根号运用到了逐次逼近法进行迭代计算，具体模块的详细分析将在下文
进行详细描述。
为了实现这一功能，主要与用到的语言为 Verilog HDL 语言。Verilog HDL 语言是用于
逻辑计算的硬件描述语言，已成为 IEEE 标准。Verilog HDL 语言有较为广泛的设计群体，
较成熟的资源，且语言的掌握也较为可观和人性化。在设计 Verilog 语言时，允许较多的模
块和功能进行叠加，可以在软件内直接建立新的模块工程，并用综合模块实现多个模块的
综合，适合较多的代码功能实现。
1 系统构成及功能说明
本系统为实现简单的计算器，一共有 5 个模块和 1 个总体仿真模块组成。
5 个模块分别为加法器、乘法器、除法器、平方和开根号，负责计算器的 8 位双输入
加法、8 位双输入乘法、8 位双输入除法、8 位单输入平方器和 8 位单输入的开根号计算，
其中所有的信号都是采用二进制计算。
系统中还将各个模块分别进行了综合计算，保证每个模块的单独顺利运行。
2 各模块的实现
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资源评论
陈熙昊2023-07-25计算器的设计思路清晰，verilog语言编写规范，易于理解。
蔓誅裟華2023-07-25细节方面处理得很到位，说明书中给出了很多实用的技巧和注意事项。
宝贝的麻麻2023-07-25尽管是一个简单的计算器，但这份文件的价值不容忽视，可为学习硬件设计的人提供很好的参考。
thebestuzi2023-07-25这个文件简洁明了，内容丰富，对于初学者来说非常友好。
创业青年骁哥2023-07-25文件中提供的示例代码充分展示了计算器的功能，让读者能够快速上手。
