数电实验二：简易计算器(设计报告) (2).docx
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2022-07-09
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数电实验二：简易计算器（设计报告）
数电实验 2 设计报告
实验名称：简易计算器 实验目的：
1.熟练掌握综合逻辑电路的设计方法及调试方法 2.掌握 Verilog HDL 数字系统设计
方法
3.熟悉 PLD 实验箱的结构和使用及 QuartusII 软件的基本操作
4.掌握采用 Quartus II 软件和实验箱设计实现逻辑电路的基本过程
设计任务及要求：
利用 LPM 例化元件和适当的中小规模时序、组合逻辑电路设计一个 4 位简易计算器，
实现 2 个 4 位二进制数的加、减、乘、除运算，完成主要模块的波形仿真，并将设计下载
到实验箱进行功能测试。
要求：
1、 用 8 个开关分别作为 2 个 4 位输入数据 2、 运算结果用数码管显示
电路设计过程：
1、 设定加、减、乘、除四个 LPM 例化元件
加法器：2 个四位二进制输入（加数、被加数），1 个 4 位二进制输出（和）
lpm_add_sub0
dataa[3..0]A result[3..0]A+Bdatab[3..0] Binst
减法器：2 个四位二进制输入（减数、被减数），1 个 4 位二进制输出（差）
lpm_add_sub1
dataa[3..0]A result[3..0]A-B datab[3..0]Binst6
乘法器：2 个四位二进制输入（乘数、被乘数），1 个 8 位二进制输出（积）
lpm_mult0
dataa[3..0] result[7..0]Unsigned datab[3..0]multiplicationinst19
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若♡
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