FPGA控制SDRAM的程序

+-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Legal Partition Candidates ; +------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ; +------------------------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+ ; uut_uartctrl|uut_ss ; 3 ; 0 ; 0 ; 0 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_uartctrl|uut_tx ; 12 ; 0 ; 0 ; 0 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_uartctrl ; 11 ; 0 ; 0 ; 0 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_datagene ; 3 ; 3 ; 0 ; 3 ; 40 ; 3 ; 3 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo|dcfifo_component|auto_generated|sync_fifo|cntr1 ; 3 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo|dcfifo_component|auto_generated|sync_fifo|add_sub3 ; 20 ; 1 ; 0 ; 1 ; 10 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo|dcfifo_component|auto_generated|sync_fifo|add_sub2 ; 18 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo|dcfifo_component|auto_generated|sync_fifo|dpram4|altsyncram14 ; 38 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo|dcfifo_component|auto_generated|sync_fifo|dpram4 ; 38 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo|dcfifo_component|auto_generated|sync_fifo ; 21 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo|dcfifo_component|auto_generated ; 20 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_rdfifo ; 20 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo|dcfifo_component|auto_generated|sync_fifo|cntr1 ; 3 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo|dcfifo_component|auto_generated|sync_fifo|add_sub3 ; 20 ; 1 ; 0 ; 1 ; 10 ; 1 ; 1 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo|dcfifo_component|auto_generated|sync_fifo|add_sub2 ; 18 ; 0 ; 0 ; 0 ; 10 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo|dcfifo_component|auto_generated|sync_fifo|dpram4|altsyncram14 ; 38 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo|dcfifo_component|auto_generated|sync_fifo|dpram4 ; 38 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo|dcfifo_component|auto_generated|sync_fifo ; 21 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo|dcfifo_component|auto_generated ; 20 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl|uut_wrfifo ; 20 ; 0 ; 0 ; 0 ; 25 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdffifoctrl ; 39 ; 0 ; 0 ; 0 ; 35 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdramtop|module_003 ; 31 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 16 ; 0 ; 0 ; 0 ; 0 ; ; uut_sdramtop|module_002 ; 33 ; 0 ; 0 ; 0