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一种500MHz高相位索相环设计
一种500MHz高相位索相环设计
一种500MHz高相位索相环设计.pdf
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2008-10-11
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作者：殷树娟,孙义和等 清华大学微电子研究所， 论文
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一种处理信号相位误差电路的设计
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介绍了一种对两种不同相位关系的正弦信号进行相位后比较所产生的直流电压信号进行一定处理，然后用处理过的信号对系统进行控制，将其相位做已校正，文中把电路工作过程、外形设计和加工具体过程做了较仔细的叙述，该系统可工作在较宽的环境范围。同时可以满足于多个领域的使用要求。
一种1 GHz～6 GHz宽频高线性度相位插值电路的设计与实现
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为了提高时钟数据恢复电路(CDR)在高速多通道串行收发系统的性能，提出了一种应用于CDR电路中的新型相位插值电路，由4组差分对、4组数模转换器、公共负载电阻RL组成，通过数字滤波器输出互补的温度计码控制DAC输出电流的大小，实现对输入差分时钟的相位权重分配，从而达到128次相位插值，并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。采用40 nm CMOS工艺实现，仿真结果表明插
一种具有高频低相位噪声性能的频率合成器设计
浏览：77
一种具有高频低相位噪声性能的频率合成器设计、电子技术,开发板制作交流
一种锁定相位编程可调全数字锁相环设计
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1 引 言 锁相技术在信号处理、调制解调、时钟同步、倍频、频率综合等领域都得到了广泛的应用。目前锁相技术的实现主要有模拟锁相环(APLL)、全数字锁相环(DPLL)、模拟数字混合锁相环与延迟锁相环(DLL)四种。全数字锁相环(DPLL)具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调等优点．得到了广泛应用。 经典全数字锁相环路由数字鉴相器、K模可逆计数器、脉冲加减控制电路和N分频器
一种低功耗低相位噪声的压控振荡器设计 (2014年)
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就压控振荡器设计中如何实现低功耗和低相位噪声的问题，提出了一种改进型自开关偏置设计方法，在减小尾部偏置晶体管闪烁噪声的同时，抑制了负阻管1/f噪声的变频转化，有效地改善了带内相位噪声；同时采用线性区偏置和电流复用，实现低电源电压供电和低功耗，电路采用0.18 μm标准CMOS工艺实现。通过对线性度、噪声和功耗的仿真测试，结果显示了设计的正确性。
一种具有相位噪声跟踪补偿的全数字 锁相环频率合成器
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它采用一种低复杂度的数字鉴频鉴相器和非线性相位/频率判决电路以及数控振荡器来显著降低硬件复杂性， 同时能够很好地实现噪声跟踪和快速的相位/频率捕获，获得高的频率分辨率(大约6 kHz)和大的线性频率调谐范围。...
一种基于Bang-Bang鉴相器的全数字锁相环的设计
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提出一种基于Bang-Bang鉴相器的全数字锁相环，该全数字锁相环主要由Bang-Bang鉴相器、自动频率控制、增益可调的数字滤波器、锁定状态监测器、宽振荡范围的数控振荡器组成，采用SMIC55 CMOS工艺，仿真结果表明，该全...
基于AD9959的相位差可调的信号发生器的设计
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提出了一种基于直接数字频率合成器芯片AD9959的相位差可调节的正弦信号发生器的设计方法。整个设计以直接数字频率合成(DDS)技术为核心,采用复杂可编程逻辑器件(CPLD)和ARM实现整个系统的控制。该信号发生器可产生4路...
一种低功耗低噪声8相位输出环形振荡器
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针对环形振荡器的功耗大、噪声大、线性度...Spectre RF仿真结果表明，设计的环形振荡器频率覆盖范围为0.2 GHz～3.8 GHz，产生8相位，相位噪声为-91.34 dBc/Hz@1 MHz，在1.2 V电源电压下消耗电流为4.6 mA ,线性度良好。
在减少相位误差的过渡分量的条件下，设计一种在电信网络中同步输入信号的系统-研究论文
浏览：173
电信系统网络中的接收质量以及输入信号的处理和解调，与这些网络中一个子系统（即相位同步系统）的功能中的质量指标密切相关。 这项工作直接考虑了与提高性能并减少组合同步系统中过渡过程所产生的相位误差的过渡分量有关的问题。 已经建立了数学模型，该数学模型使得有可能在满足降低相位误差的过渡分量的条件的电信网络的同步系统中合成中断的链路。 结果表明，在抑制慢衰落过渡分量的条件下合成的简单中断链接，可以缩短系统
一种宽频低功耗低相位噪声的CMOS压控振荡器设计
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本文设计了可应用于DRM/DAB接收机的压控振荡器，并对普通的电路结构进行改进，以降低功耗和相位噪声，经仿真分析，性能满足设计要求。
一种20M低相位噪声晶体振荡器的设计
浏览：121
本文采用SMIC0．18μm工艺设计了一种20MHz的晶体振荡器。该晶体振荡器由振荡主电路、振荡幅度控制电路两部分组成，具有较好的相位噪声性能和较低的功耗。除石英晶体外，振荡器电路全部集成在片上实现，可以作为整个射频芯片的高精度频率源。
一种20M低相位噪声晶体振荡器的设计[图]
浏览：108
设计了一种20M低相位噪声晶体振荡器。通过对振荡原理的分析，选取了Santos结构的振荡器进行设计。该晶体振荡器由主振荡电路、振幅控制电路两部分组成，用标准的0.18μm CMOS工艺实现，并通过Cadence平台下的软件进行仿真。结果表明，所设计的晶体振荡器的相位噪声在偏离中心频率1kHz、10kHz、1MHz处的相位噪声分别为：-121dBc/Hz、-145dBc/Hz、-165dBc/Hz，
一种低相位噪声锁相环频率合成器的设计
浏览：194
一种低相位噪声锁相环频率合成器的设计
100 MHz低相噪晶体振荡器设计
浏览：146
该文从振荡器反馈理论出发，得到了一种新颖的振荡器相位噪声模型，并使用Matlab对相位噪声模型进行仿真，得到单边带相位噪声功率谱密度。对模型的相位噪声仿真结果与其他方法仿真所得相位噪声进行了比较，两者的仿真...
一种新型高精度DLL鉴相器设计
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本文从研究静态相位误差对DLL(Delay-Locked Loop)环路的影响入手,基于Hogge和Alexander结构鉴相器,设计了一款用于30相500MHz DLL的新型高精度鉴相器.与传统的线性鉴相器和二进制鉴相器相比,文中提出的新型鉴相器电路...
模拟技术中的一种用于高精度电流型DAC的输出级设计
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在对输出级的功能和稳定性作了分析计算后，设计了一种高增益、低失真的运放（OP）电路。运放模拟的直流增益为108dB，环路带宽为30MHz，环路相位裕量为60度，在输出为1rms时，THD+N可达到104.8dB。和传统的开关电容...
一种高电源抑制比无片外电容LDO设计
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设计了一种可用于射频前端芯片供电的高电源抑制比（PSR）无片外电容CMOS低压差线性稳压器（LDO）。基于对全频段电源抑制比的详细分析，提出了一种PSR增强电路模块，使100 kHz和1MHz处的PSR分别提高了40 dB和30 dB；...
一种高速低相位噪声锁相环的设计 (2008年)
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设计了一种1. 8 V,SMIC 0.18 μm工艺的低噪声高速锁相环电路。通过采用环行压控振荡器,节省了芯片面积和成本。通过采用差分对输入形式的延时单元,很好地抑制了电源噪声。与传统的简单差分对反相器延时单元相比,该...
一种三次非旋转对称的相位板的检测系统设计
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作为零位干涉检测方法中非常有前途的一种方法,计算全息可以用于非旋转对称的非球面的检测。以三次相位板为例,阐述了利用计算全息图检测非旋转对称的非球面的基本原理。分析并推导了三次相位传播过程引入的高阶波像差的理论公式,给出了三次相位板的检测系统的设计结果。详细讨论了计算全息图衍射级次的分离以及计算全息图的二元化,给出了振幅型的计算全息图的图样。计算全息图的刻线最小间隔是40 μm,计算全息图的制作精度
一种用于减少相位突变点的衍射光学元件改进设计方法
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提出了一种基于数字图像处理技术的用于降低相位突变点的改进型Gerchbery-Saxton(G-S)衍射光学元件设计方法。与普通的G-S衍射光学元件设计算法相比，这种改进型的G-S算法能够使得衍射光学元件的相位分布曲线更加光滑，并且在迭代计算过程中具有更强的收敛能力。利用该种算法获得了由高斯光束变换成空心光束时所需要的衍射光学元件的相位分布，在同样参数条件下，均方根误差为8.31%，优于普通G-S
Ku波段宽带低噪声雷达频率源的研制
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介绍一种低相噪、低杂散、宽带的雷达频率合成器方案的设计和实现，该方案采用超低相噪模拟锁相环芯片，并采用双环环内下混频结构，通过对环路滤波器的精心设计，大幅度改善相位噪声和杂散性能。给出设计过程及测试...
一种级联锁相环频率合成器的设计与实现
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介绍了锁相环的组成结构，详细分析了锁相环系统各部分产生的相位噪声，结合分析结果给出了一种以双锁相环集成芯片LMK04031为核心实现125 MHz时钟源的频率合成器的设计方法，并给出关键电路的设计。通过调试，产生高...
一种运用相位差测量标签距离的方法 (2014年)
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提出一种利用相位差计算标签距离的新方法。该方法利用无源标签的读写信号在传输过程中产生的相位差与时间的关系，计算出信号在传输中所需要的时间，从而求解得到所要测量的距离。首先对MATLAB建立的仿真模型进行理论...
基于AD9850的可编程信号发生器的设计
浏览：104
设计的一种幅度、相位、频率都可调节的信号发生器，其频率调节范围为1kHz～10MHz；频率步进1Hz，10Hz，100Hz，lkHz可键 盘设定；幅度调节精度可达O．01V．相位可实现精度为11．25。的调节；测试结果表明该设计方案...
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