基于 VHDL 语言的二进制 4 位数全加器
1)设计任务及要求
本次实验的设计目的是利用课上所学的关于数字电路的基础理论知识,设计一个基于
VHDL 编程语言的二进制 4 位数的全加器,以实现两个 4 位二进制数的加法。同时,我对
运算结果进行了处理,使其能够检测有无进位(溢出)。
2)总体方案设计
设计原理及思路:4 位二进制数全加器的设计,需要先设计 4 个 1 位的全加器,然后将
低位的进位输出和高位的进位输入相连。将要进行加法运算的两个 4 位数的每一位分别作
为每一个 1 位全加器的输入,进行加法运算。所有的 1 位全加器的输出组成 1 个 4 位数,
即输入的两个 4 位数之和,最高位的全加器产生的进位输出即为两个 4 位数求和的进位输
出(溢出)。
优点:电路结构较为简单,易于实现,且拥有溢出结果的检测功能。
缺点:由于是串行相连的四位全加器,后一位运算器的输入取决于前一位运算器的输出
结果,因此运行速度较慢。
所选方案理由:我考虑过如下两种方案:第一种是使用 generate 语法生成 n 个全加器
进行级联;第二种是采用 port map 的方式实例化出每一个全加器,直接进行对应。我选
择了第二种实现方法,原因是我设计的是 4 位数全加器,仅需要 4 个全加器,因此没有循
环生成 n 个全加器的必要;同时,采用 port map 的形式可以使每个元件,每个变量之间
的关系更为直观的呈现出来,易于理解。
3)具体电路设计
全加器内部逻辑电路图
全加器元件图
真值表
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