译码器的设计需求 ( 设
计步骤一)
CPU
外设0 外设1 外设2 外设3
D0~D31
D0~D31 D0~D31 D0~D31 D0~D31
译码器
A0
A1
A0
A1
CS CS CS CS
Y0 Y1 Y2 Y3
A0=0,A1=0 时,外设0工作
A0=1,A1=0 时,外设1工作
A0=0,A1=1 时,外设2工作
A0=1,A1=1 时,外设3工作
A0=0,A1=0 时, Y0=0, Y1,Y2,Y3=1
A0=1,A1=0 时, Y1=0, Y0,Y2,Y3=1
A0=0,A1=1 时, Y2=0, Y0,Y1,Y3=1
A0=1,A1=1 时, Y3=0, Y0,Y1,Y2=1
功能级设计要求: 信号级设计要求:
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