--测试数码管，控制最右边2个数码管动态显示1~16
--32.768晶振 83脚
--数码管a~h 75,76,77,79,80,81,69,70
--6个选择管脚 54,55,56,57,58,60
--因为仿真，所以CLK=2NS，CLK1=24NS，实际应用时可采用10分频电路?
LIBRARY ieee ;
USE ieee.std_logic_1164.all ;
USE ieee.std_logic_unsigned.all ;
--显示模块
ENTITY llb IS
PORT (
clk : IN STD_LOGIC;--接低频时钟
