数字电子系统设计（CPLD）
实验指导书
中国矿业大学电工电子教学实验中心
2001 年 11 月
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目 录
第一部分 CPLDEE 实验开发系统及配套软件简介
第一节 CPLDEE 实验开发系统简介
第二节 CPLDDN 下载软件简介
第二部分 数字电子系统设计实验
实验一 简单逻辑电路设计与仿真
实验二 译码与寄存器电路设计与仿真
实验三 全加器设计、仿真与下载
实验四 分频程序设计与 12 归 1 电路
实验五 利用硬件描述语言进行数字钟设计
实验六 串形扫描显示电路设计
实验七 BCD 码转换电路设计
实验八 数据采集与显示电路设计
实验九 LPM 使用及 8＊8 乘法器的设计
实验十 CPLD 间串行通信（单工）
综合实验一 数字系统设计与单片机接口实验一
综合实验二 数字系统设计与单片机接口实验二
综合实验三 数字系统设计与单片机接口实验三
综合实验四 数字系统设计与单片机接口实验四
综合实验五 数字系统设计与单片机接口实验五
综合实验六 CPLD 与计算机双工串行通信实验
综合实验七 CPLD 与计算机并行口通信实验
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第一部分 CPLDEE 实验开发系统及配套软件简介
第一节 CPLDEE 实验开发系统简介
目前，随着大规模可编程器件在市场上的应用越来越广泛，各高校都相继开出了这门课
程，为了配合高校 EDA 技术的教学、实验以及科研人员的设计开发，我们推出了 CPLDEE--4
系列实验开发装置。
本实验装置是在世界银行贷款招标标书要求的基础上设计并有所突破，广泛适用于教学和
科研，面向本科教育、研究生教育及科研开发。
1. 系统基本特征
配备：本实验箱配有三家公司（altera低电压1k系列（3万门以上）、lattice的
ispLSI1032E—70LJ84、xilinx的xc95108系列）芯片下载板，适用范围广泛。
资源：芯片门数最多达到10万门（ACEX1K100），管脚可达208脚。
编辑方式有图形编辑，文本编辑，波形编辑，混合编辑等方式， 硬件描述语言有
AHDL，VHDL，Verilog-HDL等语言。
主板功能：
配有模拟可编程器件ispPAC器件系列，突破传统的EDA实验箱一般只做数
字电路实验的模式，用户可以在实验箱上通过的模拟可编程器件进行模拟
电子的开发训练。
实验箱配有10个数码管，（包括6个并行扫描数码管和4个串行扫描数码
管）。
１６个数据开关，4个脉冲开关，数据开关和脉冲开关可配合使用，也可单
独使用。
A／D转换，采用双AD转换，有常规的8位A／D转换器ADC0809，还可以
适配位数较高，速度较快的12位A／D转换器MAX196。
D／A转换器，采用学生所熟知的芯片DAC0832.
通用小键盘，本实验箱提供16个微动开关（4X4），可通他们方便的进行
人机交互。
单片机扩展槽，由于实验箱上的所有资源（如数码管、数据开关、小键盘
等）都可以借用，因此通过此扩展槽可以开发单片机及单片机接口实验。
外围扩展口，为了便于开发，本实验箱还预留一个40PIN的扩展槽，用以
与外围电路的联接。
2. 本实验箱可完成的实验
本实验箱用作数字系统设计实验。
可完 成 的 基 础 实验：
各种传统数字电路实验
AHDL、VHDL、VERILOG语言描述数据显示译码设计
语言描述设计加法器，乘法器，计数器，数字钟，分频器，数字频率
计等常用的数字实验
键盘去抖与译码实验
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状态机设计实验
A/D、D/A转换
可编程仪用放大器，通用放大器
可编程模拟滤波器
可完 成 的 较 复 杂实验
复杂数字电路实验，如八位BCD转换、20位以内乘法器等
数据采集与显示（可配合MAX196进行12路的A/D采样）
用内部EAB技术实现各种数学函数运算。
PC机与CPLD之间的串行及并行通信
单片机与CPLD之间的异步串行通信
CPLD与CPLD之间的串、并行通信
单片机课程的各种实验
工业控制用微处理器方案其实现。
3. 利用本实验箱可开发的实验
由于本实验箱设计考虑周全，因此，除了能完成数字系统的实验外，还可以开发使
用单片机实验，模拟电子实验，通信原理实验、计算机组成原理等一系列学科的实验，
体现出很强的开发性
ASK、FSK、PSK调制与解调实验
通过单片机扩展口与单片机开发机配合，本实验箱中的所有资源都可以被
单片机借用，可以完成单片机课程中复杂的实验。
可以开发单片机接口实验，利用已开发成功的模块如 8255、8155、8279
等进行进行各种单片机接口实验。
利用四型实验/开发系统可以很方便进行单片机、CPLD 及单片机 CPLD
综合工业设计。
计算机组成原理的大部分的实验可以利用本系统完成。
4. 详细的管脚说明
下面详细的介绍有关电路组成：
（1）时钟源
本实验器CPLD芯片由4０M晶振提供振荡频率，接与P183管脚，同时还有4M(可分频至
1000Hz)接在CPLD的对应管脚P184管。为了方便操作，还为系统提供了约1Hz—1MHz连续可
调的时钟信号，接至CPLD的P78脚，通过调节短路夹J1和J2来改变其输出频率值。
11.0592M(或22.1184MHz)的时钟信号接于CPLD的80脚(P80)。
（2）输入开关
本实验器中的开关设计新颖独特，有创意，与一般电路中的开关设计不同。本实验器中有
１６个数据开关（SW1——SW16），4个脉冲开关（KP1——KP4）。在通常状态下数据开关
和脉冲开关为低电平。数据开关和脉冲开关可配合使用，也可单独使用。若二者配合使用，在
数据开关为低电平时，按下脉冲开关则产生一个高脉冲；在数据开关为高电平时，按下脉冲开
关则产生一个低脉冲。
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其中１６个数据开关与CPLD的管脚的连接情况依次为:SW1-P94，SW2-P95，SW3-
P96，SW4-P97，SW5-P99，SW6-P100，SW7-P101，SW8-P102，SW9-P103，SW10-
P104，SW11-P111，SW12-P112，SW13-P113，SW14-P114，SW15-P115，SW16-P116。
同时与数据开关和CPLD相应引脚相连的还有16个LED显示管，可以作为输出使用。在作为输
出时，不论数据开关和脉冲开关为高电平还是低电平，均不影响其状态。
脉冲开关（KP1——KP4）与CPLD的管脚的连接情况依次为P94,P95,P96, P97与数据开
关SW1—SW4复用CPLD管脚。脉冲开关经RS触发器去抖动之后，便可实现在数据开关为高电
平时产生一个负脉冲，在数据开关为低电平时产生一个正脉冲。此电路极适合作计数器，暂存
器的脉冲输入、分析测试观察用。
（3）数码管显示
本实验器有１0个数码管（SEG1——SEG10），采用共阴极８段LED显示。其中
SEG1——SEG2采用静态显示方式，SEG3——SEG10采用动态扫描显示方式。数码管SEG1—
—SEG10与CPLD的对应管脚接法为：
SEG1(a,b,c,d,e,f,g,p)——P142,P143,P144,P147,P148,P149,P150,P157
SEG2(a,b,c,d,e,f,g,p)——P158,P159,P160,P161,P162,P163,P164,P166
其中SEG1、SEG2的８段LED显示输入端分别与８个LED管相连且同时显示。
SEG3——SEG6的共阴公共端G经反向器分别与CPLD的对应管脚 170,P172,P173,P174
相连，由其控制实现各位分时选通，动态扫描。SEG3——SEG6(a,b,c,d,e,f,g,p)的各段与
CPLD引脚的对应关系为：P175、P176、P177、P179、P180、P186、P187、P189。
SEG7——SEG10的共阴公共端G经反向器分别与CPLD的对应管脚 190,P191,P192,P193
相连，由其控制实现各位分时选通，动态扫描。SEG7——SEG10(a,b,c,d,e,f,g,p)的各段与
CPLD引脚的对应关系为：P195、P196、P197、P198、P199、P200、P202、P203。
（4）A／D转换
本实验器A／D转换采用双AD转换，有8位A／D转换器ADC0809与12位A／D转换器
MAX196。对于ADC0809本实验器只使用了一路模拟量输入IN-1，其余７个模拟量输入端均
接到扩展槽COM5。用户可实现最多7路模拟量分时输入。ADD-A,ADD-B,ADD-C可选择地
址，分别接到CPLD的对应管脚P36,P37,P38 。START（启动信号）与ALE（地址锁存信号）
均接到CPLD的对应管脚P19。时钟CLOCK端接到CPLD的对应管脚P40。EOC（转换结束信
号）接到CPLD的对应管脚P39,Enable对应的管脚P17。8位数字量输出端由低（lsb2－8）到
高（msb2－1）分别接到CPLD的对应管脚P24，P25，P26，P27，P28，P29，P30，P31。对
于MAX196，其VDD接外电源VCC（+5V），WR写端接与P25，RD读端接与P24，INT端接
与P19，6路输入与ADC0809复用，12位输出（D0—D12）分别接与
P26,P27,P28,P29,P30,P31,P36,P37,P38,P39,P40,P41。用户可以随意的使用任意一种。
（5）D／A转换
在主板上在一个D／A转换器，DAC0832，参考电压为VCC（＋5V），数字量由CPLD输
入到DAC0832的DI0-DI7，与CPLD管脚的对应关系为：P132－DI0，P133－DI1，P134－
DI2，P135－DI3，P136－DI4，P139－DI5，P140－DI6，P141－PDI7，P16—CS。模拟量
输出由J3（COM2）输出。
（6）单片机扩展槽及外扩槽
在主板上留有一个模拟单片机扩展槽，用于CPLD模拟单片机之用，其与CPLD的接口分
别为，P0.0—P0.7(39—32)，对应与P44，P45，P46，P47，P53，P54，P55，P56；P1.0—
