+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Legal Partition Candidates ;
+-------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
; Hierarchy ; Input ; Constant Input ; Unused Input ; Floating Input ; Output ; Constant Output ; Unused Output ; Floating Output ; Bidir ; Constant Bidir ; Unused Bidir ; Input only Bidir ; Output only Bidir ;
+-------------------------------------------------------------------------+-------+----------------+--------------+----------------+--------+-----------------+---------------+-----------------+-------+----------------+--------------+------------------+-------------------+
; data_tx|data_tx ; 14 ; 3 ; 0 ; 3 ; 2 ; 3 ; 3 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ;
; data_tx ; 16 ; 0 ; 1 ; 0 ; 3 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
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; data_fifo|scfifo_component|auto_generated|dpfifo ; 16 ; 0 ; 0 ; 0 ; 14 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ;
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FPGA数据采集传输系统
共175个文件
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编程语言为Verilog,工程包含DAC数模转换、ADC采集、FIFO存储器、UART串口发送等部分。可实现128点连续AD采集,代码中可通过改变FIFO存储器的深度、adc_fifo.v和fifo_uart_tx.v两个模块中的计数器改变采集的点数。系统留出了Start端口,可连接按键,实现一键采样,全程自动采样并且通过串口发送采集到的数据。工程中还添加了整套系统的仿真文件,可通过modelsim实现仿真,代码讲解对应《FPGA学习笔记》专栏下的《数据采集传输系统设计》系列文章。
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FPGA数据采集传输系统 (175个子文件)
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李敏儿oc
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