计算机组成原理实验三多功能ALU设计实验.doc

实验报告 日 成绩： " " " " " " " " " "课程名称 "《计算机组成原理课程设计》 " "任课老师 "曾虹 "指导老师 "曾虹 "机位号 "46 " "实验序号 " "实验名称 "多功能ALU设计实验 " "实验时间 " "实验地点 "1教 "实验设备号 " " "一、实验程序源代码 " "//模板代码 " "module ALU(ALU_OP,AB_SW,F_LED_SW,OF,ZF,LED); " "parameter SIZE = 32; " "input [2:0]ALU_OP; " "input [2:0] AB_SW; " "input [2:0] F_LED_SW; " "output OF,ZF; " "output [7:0]LED; " "reg [7:0] LED; " "reg [SIZE-1:0] A,B; " "reg C32; " "reg [SIZE-1:0] F; " "wire OF; " "reg ZF; " "always@(*) " "begin " "case(AB_SW) " "3'b000: begin A<=32'h0000_0000; B<=32'h0000_0000; end " "3'b001: begin A<=32'h0000_0003; B<=32'h0000_0607; end " "3'b010: begin A<=32'h8000_0000; B<=32'h8000_0000; end " "3'b011: begin A<=32'h7FFF_FFFF; B<=32'h7FFF_FFFF; end " "3'b100: begin A<=32'hFFFF_FFFF; B<=32'hFFFF_FFFF; end " "3'b101: begin A<=32'h8000_0000; B<=32'hFFFF_FFFF; end " "3'b110: begin A<=32'hFFFF_FFFF; B<=32'h8000_0000; end " "3'b111: begin A<=32'h1234_5678; B<=32'h3333_2222; end " "default: begin A<=32'h9ABC_DEF0; B<=32'h1111_2222; end " "endcase " "end " "always@(*) " "begin " "case(ALU_OP) " " " " " "3'b000: begin F<=A&B; end " "3'b001: begin F<=A"B; end " "3'b010: begin F<=A^B; end " "3'b011: begin F<=~(A"B); end " "3'b100: begin {C32,F}<=A+B; end " "3'b101: begin {C32,F}<=A-B; end " "3'b110: begin if(A<B) F<=32'h0000_0001; else F<=32'h0000_0000; end " "3'b111: begin F<=B<<A; end " "default: begin F<=32'h0000_0000; end " "endcase " "end " "always@(*) " "begin " "if(F===32'h0000_0000) " "ZF<=1; " "else " "ZF<=0; " "end " "assign OF=C32^F[31]^A[31]^B[31]; " "always @(*) " "begin " "case(F_LED_SW) " "3'b000:LED <= F[7:0]; " "3'b001:LED <= F[15:8]; " "3'b010:LED <= F[23:16]; " "3'b011:LED <= F[31:24]; " "default: begin LED[7] <= ZF;LED[0] <= OF;LED[6:1] <= 6'b0;end " "endcase " "end " "endmodule " "二、仿真波形 " " " "三、电路图 " " " "四、引脚配置（约束文件） " "//引脚配置 " "NET "ALU_OP[2]" LOC ="T5"; " "NET "ALU_OP[1]" LOC ="V8"; " "NET "ALU_OP[0]" LOC= "U8"; " "NET "AB_SW[2]" LOC ="N8"; " "NET "AB_SW[1]" LOC ="M8"; " "NET "AB_SW[0]" LOC ="V9"; " "NET " 《计算机组成原理课程设计》实验报告——多功能ALU设计 本次实验主要涉及计算机组成原理中的一个核心组件——算术逻辑单元（ALU）的设计。ALU是计算机硬件系统中的关键部分，负责执行基本的算术和逻辑运算。实验中，学生需要设计一个能够执行多种操作的多功能ALU，并通过Verilog语言进行描述。 实验源代码中，`module ALU`定义了一个名为ALU的模块，其输入包括操作类型选择信号`ALU_OP`（3位），数据输入选择信号`AB_SW`（3位），以及输出显示选择信号`F_LED_SW`（3位）。输出则包含溢出标志`OF`，零标志`ZF`，以及8位LED显示`LED`。模块内部，使用了多个`reg`类型的变量来存储中间计算结果，如`A`、`B`、`F`和`C32`。`ALU_OP`的选择决定了ALU执行的操作，如加法、减法、与、或、异或等。在`always@(*)`块中，根据`AB_SW`的值设定A和B的初始值，这些值被用来执行不同的运算测试。 在ALU操作部分，`case(ALU_OP)`语句根据操作码执行对应的运算。例如，当`ALU_OP`为3'b000时，执行A与B的按位与操作；为3'b001时，执行按位或操作；为3'b010时，执行按位异或操作。同时，该部分还处理加法、减法、比较和左移操作。溢出标志`OF`由进位标志`C32`和操作数的最高位异或计算得出，而零标志`ZF`根据计算结果是否为零来设置。 此外，实验还包括了输出显示的部分，`F_LED_SW`用于控制LED显示的数据段，使得可以观察到ALU运算的结果。例如，当`F_LED_SW`为3'b000时，LED显示`F`的低8位；为3'b001时，显示高8位。在默认情况下，LED的第7位显示零标志`ZF`，第0位显示溢出标志`OF`，其余位清零。 实验报告的其他部分可能包括了对仿真波形的分析，这有助于验证ALU设计的正确性。电路图展示了ALU硬件实现的逻辑连接，而引脚配置则定义了各个信号在实际硬件平台上的位置，这对于将Verilog代码综合成硬件描述语言（HDL）至关重要。 这个实验旨在让学生理解ALU的工作原理，掌握Verilog语言的使用，以及硬件描述语言如何描述和实现数字逻辑系统。通过设计并验证一个多功能ALU，学生能够深入学习计算机系统的基础构造，并提升数字逻辑设计的能力。