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数字集成电路--电路、系统与设计(第二版)复习资料.pdf
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数字集成电路--电路、系统与设计(第二版)复习资料.pdf
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第一章 数字集成电路介绍
第一个晶体管 , Bell 实验室, 1947
第一个集成电路 ,Jack Kilby ,德州仪器, 1958
摩尔定律 :1965年, Gordon Moore 预言单个芯片
上晶体管的数目每 18 到 24 个月翻一番。 (随时间
呈指数增长 )
抽象层次: 器件、电路、门、功能模块和系统
抽象 即在每一个设计层次上,一个复杂模块的内
部细节可以被抽象化并用一个黑匣子或模型来代
替。这一模型含有用来在下一层次上处理这一模
块所需要的所有信息。
固定成本(非重复性费用) 与销售量无关;设计
所花费的时间和人工;受设计复杂性、设计技术
难度以及设计人员产出率的影响;对于小批量产
品,起主导作用。
可变成本 (重复性费用) 与产品的产量成正比;
直接用于制造产品的费用;包括产品所用部件的
成本、组装费用以及测试费用。 每个集成电路的
成本 =每个集成电路的可变成本 +固定成本 / 产量。
可变成本 =(芯片成本 +芯片测试成本 +封装成本)
/ 最终测试的成品率。
一个门对噪声的灵敏度是由噪声容限 NML(低电平
噪声容限)和 NM
H
(高电平噪声容限)来度量的。
为使一个数字电路能工作, 噪声容限应当大于零,
并且越大越好。 NMH = V OH - V IH NML = VIL - V OL
再生性 保证一个受干扰的信号在通过若干逻辑级
后逐渐收敛回到额定电平中的一个。
一个门的 VTC应当具有一个增益绝对值大于 1 的
过渡区 ( 即不确定区 ) ,该过渡区以两个有效的区
域为界,合法区域的增益应当小于 1。
理想数字门 特性 :在过渡区有无限大的增益;门
的阈值位于逻辑摆幅的中点;高电平和低电平噪
声容限均等于这一摆幅的一半;输入和输出阻抗
分别为无穷大和零。
传播延时、上升和下降时间的定义
传播延时 tp 定义了它对输入端信号变化的响应有
多快。它表示一个信号通过一个门时所经历的延
时,定义为输入和输出波形的 50%翻转点之间的时
间。
上升和下降时间定义为在波形的 10%和 90%之间。
对于给定的工艺和门的拓扑结构,功耗和延时的
乘积一般为一常数。 功耗 - 延时积 (PDP)---- 门的
每次开关事件所消耗的能量。
一个理想的门应当快速且几乎不消耗能量,所以
最后的质量评价为。 能量 - 延时积 (EDP) = 功耗 -
延时积
2
。
第三章、第四章 CMOS 器件
手工分析模型
01
2
'
2
min
min GTDSGTD
VV
V
VV
L
W
KI 若+-
DSATDSGT
VVVV ,,min
min
=
寄生简化: 当导线很短,导线的截面很大时或当
所采用的互连材料电阻率很低时,电感的影响可
以忽略: 如果导线的电阻很大 ( 例如截面很小的长
铝导线的情形 ) ;外加信号的上升和下降时间很
慢。
当导线很短,导线的截面很大时或当所采用的互
连材料电阻率很低时,采用只含电容的模型。
当相邻导线间的间距很大时或当导线只在一段很
短的距离上靠近在一起时:导线相互间的电容可
以被忽略,并且所有的寄生电容都可以模拟成接
地电容。
平行板电容: 导线的宽度明显大于绝缘材料的厚
度。
边缘场电容: 这一模型把导线电容分成两部分:
一个平板电容以及一个边缘电容,后者模拟成一
条圆柱形导线,其直径等于该导线的厚度。
多层互连结构: 每条导线并不只是与接地的衬底
耦合(接地电容),而且也与处在同一层及处在相
邻层上的邻近导线耦合(连线间电容) 。总之,再
多层互连结构中导线间的电容已成为主要因素。
这一效应对于在较高互连层中的导线尤为显著,
因为这些导线离衬底更远。
例 4.5 与 4.8 表格
电压范围 集总 RC网络 分布 RC网络
0 50%(
t
p
) 0.69 RC 0.38 RC
0 63%( ) RC 0.5 RC
10% 90%(
t
r
) 2.2 RC 0.9 RC
0 90% 2.3 RC 1.0 RC
例 4.1 金属导线电容
考虑一条布置在第一层铝上的 10cm长, 1 m宽的
铝线,计算总的电容值。
平面 ( 平行板 ) 电容: ( 0.1 ×10
6
m2 ) ×30aF/ m2
= 3pF 边缘电容:
2×( 0.1 ×10
6
m ) ×40aF/ m = 8pF 总电容:
11pF 现假设第二条导线布置在第一条旁边,它
们之间只相隔最小允许的距离,计算其耦合电
容。 耦合电容: C
inter
= ( 0.1 ×10
6
m ) ×95
aF/ m2 = 9.5pF
材料选择 :对于长互连线,铝是优先考虑的材料;
多晶应当只用于局部互连;避免采用扩散导线;
先进的工艺也提供硅化的多晶和扩散层
接触电阻: 布线层之间的转接将给导线带来额外
的电阻。
布线策略: 尽可能地使信号线保持在同一层上并
避免过多的接触或通孔;使接触孔较大可以降低
接触电阻 ( 电流集聚在实际中将限制接触孔的最
大尺寸 )。
采电流集聚限制 R
C
, ( 最小尺寸 ) :金属或多晶至
n+、p+以及金属至多晶为 5 ~ 20 ;通孔 ( 金属
至金属接触 ) 为 1 ~ 5 。
例 4.2 金属线的电阻
考虑一条布置在第一层铝上的 10cm长, 1 m宽的
铝线。假设铝层的薄层电阻为 0.075 Ω/ □,计算
导线的总电阻:
R
wire
=0.075 Ω/ □ (0.1 10
6
m)/(1 m)=7.5k Ω
例 4.5 导线的集总电容模型
假设电源内阻为 10kΩ 的一个驱动器,用来驱动
一条 10cm长, 1 m宽的 Al1 导线。
电压范围 集总 RC网络 分布 RC网络
0 50%(
t
p
) 0.69 RC 0.38 RC
0 63%( ) RC 0.5 RC
10% 90%(
t
r
) 2.2 RC 0.9 RC
0 90% 2.3 RC 1.0 RC
使用集总电容模型,源电阻 RDriver = 10 k ,总的
集总电容 C
lumped
= 11 pF
t 50% = 0.69 10 k 11pF = 76 ns
t
90%
= 2.2 10 k 11pF = 242 ns
例 4.6 树结构网络的 RC延时
节点 i 的 Elmore 延时:
Di
=
R
1
C
1 +
R
1
C
2 + (
R
1
+R
3)
C
3 + (
R
1
+R
3)
C
4 + (
R
1
+R
3
+R
i )
C
i
例 4.7 电阻 - 电容导线的时间常数
总长为 L 的导线被分隔成完全相同的 N段,每段
的长度为 L/N。因此每段的电阻和电容分别为 rL/N
和 cL/N
R (= rL) 和 C (= cL) 是这条导线总的集总电阻
和电容
N
N
RC
N
NN
rcLNrcrcrc
N
L
DN
2
1
2
1
...2
2
2
2
结论:当 N值很大时,该模型趋于分布式 rc 线 ;
一条导线的延时是它长度 L 的二次函数 ; 分布 rc
线的延时是按集总 RC模型预测的延时的一半 .
2
rcL
2
2
=
RC
DN
例 4.8 铝线的 RC延时 . 考虑长 10cm宽、1 m的
Al1 导线, 使用分布 RC模型, c = 110 aF/ m和 r
= 0.075 / m
t
p
= 0.38 RC = 0.38 (0.075 / m) (110 aF/ m)
(10
5
m)
2
= 31.4 ns
Poly :t p = 0.38 (150 / m) (88+2 54 aF/ m)
(10
5
m)
2
= 112 s
Al5 : t p = 0.38 (0.0375 / m) (5.2+2 12
aF/ m) (10
5
m)
2
= 4.2 ns
例 4.9 RC 与集总 C
假设驱动门被模拟成一个电压源,它具有一定大
小的电源内阻 R
s
。
应用 Elmore 公式,总传播延时:
D
= R
s
C
w
+ (R
w
C
w
)/2 = R
s
C
w
+ 0.5r
w
c
w
L
2
及
t
p = 0.69 R sCw + 0.38 R wCw
其中, R
w
= r
w
L,C
w
= c
w
L
假设一个电源内阻为 1k 的驱动器驱动一条 1 m
宽的 Al1 导线,此时 L
crit
为 2.67cm
第五章 CMOS反相器
静态 CMOS的重要特性:电压摆幅等于电源电压
高噪声容限。 逻辑电平与器件的相对尺寸无关
晶体管可以采用最小尺寸 无比逻辑。稳态时
在输出和 V
dd
或 GND之间总存在一条具有有限电阻
的通路 低输出阻抗 (k ) 。输入阻抗较高
(MOS管的栅实际上是一个完全的绝缘体 ) 稳态
输入电流几乎为 0。在稳态工作情况下电源线和地
线之间没有直接的通路 ( 即此时输入和输出保持
不变 ) 没有静态功率。传播延时是晶体管负载
电容和电阻的函数。
门的响应时间是由通过电阻 R
p
充电电容 C
L
(电阻
R
n
放电电容 C
L
) 所需要的时间决定的 。
开关阈值 VM定义为 Vin = V out 的点 ( 在此区域由于
VDS = V GS ,PMOS和 NMOS总是饱和的 )
r 是什么: 开关阈值取决于比值 r ,它是 PMOS和
NMOS管相对驱动强度的比
DSATnn
DSATpp
DD
M
Vk
Vk
V
V =,r
r1
r
一般希望 V
M
= V
DD
/2 ( 可以使高低噪声容限具有相
近的值 ) ,为此要求 r 1
例 5.1 CMOS 反相器的开关阈值
通用 0.25 m CMOS工艺实现的一个 CMOS反相器的
开关阈值处于电源电压的中点处。 所用工艺参数
见表 3.2 。假设 VDD = 2.5V ,最小尺寸器件的宽长
比(W/L)
n
为 1.5
VVLW
VVVVk
VVVVk
LW
LW
Mp
DSATpTpMDSATpp
DSATnTnMDSATnn
n
p
25.125.55.15.3
5.3
20.14.025.1
263.043.025.1
0.1
63.0
1030
10115
2
2
6
6
-
-
-
=
分析: V
M
对于器件比值的变化相对来说是不敏感
的。将比值设为 3、 2.5 和 2,产生的 VM 分别为
1.22V、1.18V 和 1.13V ,因此使 PMOS管的宽度小
于完全对称所要求的值是可以接受的。
增加 PMOS或 NMOS宽度使 V
M
移向 V
DD
或 GND。不对
称的传输特性实际上在某些设计中是所希望的。
噪声容限: 根据定义, V
IH
和 V
IL
是 dV
out
/dV
in
= -1(=
增益 )时反相器的工作点
逐段线性近似 VIH = V M - V M /g V IL = VM + (V DD -
VM )/g 过渡区可以近似为一段直线,其增益等于
在开关阈值 V
M
处的增益 g。它与 V
OH
及 V
OL
线的交点
用来定义 VIH 和 VIL 。 点。
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