Verilog HDL简明教程
硬件描述语言（Hardware Description Language，简称HDL）是硬件设计人员和电子设计
自动化（EDA）工具之间的界面。其主要目的是用来编写设计文件，建立电子系统行为级的
仿真模型。即利用计算机的巨大能力对用Verilog HDL或VHDL建模的复杂数字逻辑进行仿真，
然后再自动综合以生成符合要求且在电路结构上可以实现的数字逻辑网表（Netlist）， 根据
网表和某种工艺的器件自动生成具体电路，然后生成该工艺条件下这种具体电路的延时模型。
仿真验证无误后用于制造ASIC芯片或写入EPLD和FPGA器件中。
自从Iverson于1962年提出HDL以来，许多高等学校、科研单位和大型计算机厂商都相继
推出了各自的HDL，但最终成为IEEE技术标准的仅有两个即Verilog HDL和VHDL
